JPS60140474A - デイジタル的イメージ処理における変換を行なうための装置およびその方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、イメージ処理装置およびその方法に関する
ものであり，特にそのデイジタル的な装置および方法に
関するものである。

諸種のイメージ処理装置が開発されて、デイジタル計算
機によってイメージを１児”たり１読出”したりするこ
とができるようにされている。典型的には，これらのイ
メージ●プロセッサに含まれているものは，ビデオ・カ
メラ，該カメラによって生成されたビデオ信号をデイジ
タル化するためのアナログーデイジタル変換器、および
，このデイジタル化された情報を処理するためのデイジ
タル装置である。このイメージは，典型的には，デイジ
タル化されてピクセルのマトリックスまたはラテイスに
される。また，ビデオ走査線の各々は５７２個のピクセ
ルに分割される。これらのイメージ・プロセッサは，デ
イジタル・イメージを走査すること，および，デイジタ
ル情報を処理して該イメージを解釈することができる。

極めて有効なイメージ・プロセッサは、この出願と同時
にＳｔｅｒｎｂｅｒｇによってなされたー号に開示され
ている。これに開示さ れた装置に含才れているものは，イメージを表わす順次
化されたデイジタル・スＩ−ＩＪ−ムの拡張を行なうた
めのデイジタル回路である。特に，この回路に含まれて
いるものは，順次化されたデイジタル信号をくり返して
遅延させ、遅延したデイジタル信号のＯＲをとって順次
化された信号ストリームに戻すためのデイジタル装置で
ある。

このＳｔｅｒｎｂθｒｇによるイメージ・プロセッサの
発展につれて，この装置にはλ個の制約があることが認
められた。第／に，該プロセッサによれば，順次的な信
号をくり返して遅らせ．この遅れた信号のＯＲをとって
累積的な信号ストリームに戻すことにより，その信号処
理を行なうようにされている。このため，該プロセッサ
でできることは，限定された種類の構成要素（すなわち
，極対称構成要素）によって拡張および／または浸食を
させることである。第コに，デイジタル信号ストリーム
のための遅延部は、シフトレジスタまたはランダム・ア
クセス藝メモリで実現されるリングのいずれかであった
。

比較的長い遅延部のためのシフトレジスタは、ハードウ
エアで実現させるときには，相当に複雑かつ高価なもの
であった。他方，必要な／ＯＭＨＺの速さでランダム・
アクセス・メモリに対して，またはこれから，データ・
ストリームをビクセル対ピクセルで書込んだり読出した
りすることは，極めて高速かつ高価なメモリ装置を必要
とした。

上述されたＳｔθｒｎｂｅｒｇによる装置に比べて効率
の低い別異のイメージ●プロセッサによれば，イメージ
はいくつかの隣接した変換部を順次的に通されて，限定
されたイメージの特徴を検知するようにされる。各々の
隣接した変換ステージにおいて，ある７個のイメージに
おける所与のピクセルを囲繞する”隣接”のピクセルが
試験され、新らしいイメージにおいて対応するピクセル
に対してあるデイジタル値が与えられる。

このデイジタル値は古いイメージにおける隣接したピク
セルの関数である。あるイメージにおける全ての隣接し
たピクセルは、デイジタル●イメージをｌ＠または複数
個のシフトレジスタを順次的に通すことによって処理す
るために用いられる。イメージがレジスタを通してシフ
トされると共に、適切なレジスタ位置が同時にアクセス
されて，特定の瞬接部を処理するようにされる。

この隣接部プロセッサにも欠点はある。第／に、ピクセ
ルの全体的な隣接部は，新らしいイメージにおける対応
したピクセルに対してある値が与えられるのに先立って
、使用され、試験されねばならない。このことのために
，隣接のピクセルを同時に使用し，隣接の機能発生器を
駆動するため，遅延部および極めて複雑な回路が必要と
される。第コに，隣接部を処理するための理論は不充分
なものであり，イメージ変換を実施する方法としては厄
介なものである。第３に，隣接部についての制限された
寸法のために、この隣接部の理論は遂行される操作に対
して大幅な制限を課することになる。理論的には、この
隣接部を拡張させることができるけれども、このような
隣接部の拡張をさせるために必要とされるハードウエア
は比較的高価であり，また，複雑なものである。

発明の要約 上述された問題点は，この発明によって解決される。こ
の発明の第ｌの局面において，幾何学的論理ユニットが
イメージ●プロセッサのために設けられており，こ＼で
は、該論理ユニットによって遂行される機能はイメージ
処理の間に動的に選択されて、諸種のイメージの取扱い
をするようにされる。特に、この論理ユニットに含まれ
ているものは，イメージを表わす少なくとも１個の入力
順次信号を受入れる入力ポート，入力信号の選択された
ものを遅延させて，遅延した順次信号を生成させるため
の遅延手段，遅延した信号および入力信号の選択された
ものに対して操作を行なうための論理部，および，該論
理部からの信号を出力させるための出力ポート手段であ
る。該論理部は少なくともλ個の論理的操作をすること
ができるものであり，これに含まれているものは，Ｊ＠
次信号が該論理部を通るどのような経過においても遂行
される特定の論理機能を動的に選択するためのセレクタ
部である。このため，幾何学的論理ユニットは多様なイ
メージ変換を行なうことができる。その理由は．所望の
結果を得るために多様な論理機能の中のどれでも遂行さ
れるように各論理部を動的に指向させることができるか
らである。

この第／の局面についての好適な実施例において、論理
部は一個またはそれより多くの，同時的にではあるが別
異の論理操作をする。これらの論理操作の各々は，多様
な利用可能な論理機能からセレクタ部を介して選択する
ことができる。論理的な能力が大幅に増大され、したが
って，多様な可能性のあるイメージが著しく増大してい
るという事笑から，大幅なイメージ処理能力の増大が可
能にされる。

この発明の第一の局面においては，非極対称構成要素に
よるイメージの拡張のために．幾何学的論理ユニットが
設けられている。この論理ユニットの局面には複数個の
順次的に結合されたステージが含まれ，その各々には入
力順次信号を遅らせるための遅延部，および、遅延した
信号を尚初のイメージ信号と組合せるためのＯＲゲート
が含まれている。各ステージの出力は次の逐次的なステ
ージに入力される。このような装置において、リング，
ラインまたはアークを含む任意形状の構成要素による拡
張が可能にされる。このことにより、処理装置の機能的
な能力が大幅に増強される。

この発明の第３の局面においては、イメージ・プロセッ
サに対する幾何学的論理ユニットが，非極対称構成要素
による浸食のために設けられている。該プロセッサのこ
の局面には複数個の逐次的に結合されたステージが含丈
れ，その各々には入力信号を遅らせるための遅延部，お
よび，遅れた信号を当初のイメージ信号と組合せるため
のＩＪＤゲートが含まれている。各ステージの出力は次
に続く逐次的なステージに入力される。このような幾何
学的論理ユニットで，例えばリング，ライン，ディスク
およびアーク状の任意の限兇的な構成要素によりイメー
ジを浸食するこさが可能にされる。この局面の良好な実
施例においては，幾何学的論理ユニットにさらに含まれ
ているものは，各ＡＮＤゲートに入力されている遅延し
た信号および当初のイメージ信号の一方才たは双方を反
転させるための手段である。この構成により，デイジタ
ル・イメージの前面および背面の同時的な浸食である６
テンプレート整合”が可能にされる。

この発明の第グの局面においては，デイジタル遅延部が
設けられて，順次信号のクロック・サイクルより長い読
出し／書込みサイクルを有する単一のメモリ装置との間
で，順次信号が蓄積され，また，読出されることが可能
にされる。

特に，該遅延部には次の装置が含才れている；／）Ｊ＠
次ストリームのスナップショットまたはセグメントを読
出すためのもの，２）メモリ装置において、並列状態の
セグメントを逐次的に蓄積するためのもの，３）該メモ
リ装置からセグメントを検索するためのもの．および、
り検索されたセグメントを再順次化して，遅延した順次
ストリームを生成させるためのもの。この構成により，
比較的長い読出し／書込みサイクルを有するけれども、
入カストＩＪ−ムを扱うために必要とされる明確な速さ
を有する、比較的コストの低いメモリ装置を使用するこ
とが可能にされる。したかって、この発明の局面により
，比較的低コストではあるが，必要な遂行能力を備えた
幾何学的論理ユニットを構成することが可能にされる。

発明の実施例 イメージ●プロセッサの概略 第ｌ図には，この発明の実施例であるデイジタル・イメ
ージ・プロセッサＩＯが示されている。こ＼で，データ
線は実線によって示され、制御線は点線によって示され
ている。このデイジタルΦイメージ・プロセッサｉｏに
は、その出力線／４’上に標準的なＲＢ／７０信号を出
力するカメラ／λが含才れている。アナログ合成ビデオ
信号は、フレーム当りｑｇθ本の水平走査線により、／
秒当り３０フレームの速さで出力線／４’上を伝送され
る。アナログーデイジタル（Ａ／Ｄ）およひデイジタル
ーアナログ（Ｄ／Ａ）変換器／６は，線ｌｌ上で受信さ
れたアナログ順次信号を順次的なデイジタル信号に変換
して，線／９上で演算論理ユニット（ＡＬＵ）．２＋に
出力させる。同様にして、Ａ／Ｄ，Ｄ／Ａ変換器／６は
，線ｌｇ上でＡＬＵｕ＋から受信したデイジタル信号を
アナログ信号に変換して，線ｓｙ上でモニタＳａに供給
することができる。これに代えて，線／４Ｉ−上のアナ
ログ信号は，線４Ｍ’を介してモニタＳコに対して直接
的に伝えることができる。ｌビット線ノ？上のテイジタ
ル信号には，ビデオ●イメージにおける各ピクセルのた
めの／個のビットが含まれている。すな．わち、アナロ
グ信号は，ｌｌｇｏ本の走査線の各々について，１本当
りＳ／λ個のピクセルになるようにデイジタル化される
。したがって，処理されたイメージは格子点またはピク
セルのマトリクスからなることになる。あるピクセルに
対応するビットは、そのアナログ・ピクセル信号がある
所定の強度を越えているときには／にセットされ，また
，そのアナログ・ピクセル信号が前記所定の強度を越え
ていないときにはＯにセットされる。

演算論理ユニット（ＡＬＵ）．２４７（ｇ／図）はポイ
ント（点）プロセッサであるが，これは，ｌ＠才たは複
数個の入力イメージについてピクセル対ピクセルを基本
にして操作を行なって出力イメージを生成させるように
することを意味するものである。データ入力線／９，３
０および３コは，変換器／６および／またはメモＩＪａ
ｏからＡＬＵ．２＆に対して、処理操作のために／個ま
たは一個のデイジタル●イメージを伝送するために使用
される。ＡＬＵ２ｌＩにおいて生成されたデイジタル・
イメージは，モニタＳコでの表示またはメモリ２０での
蓄積のために，幾何学的論理ユニット（ＧＬＵ）２：ｌ
を通して，線／ＩＩ，コｔおよびａ７上で出力される。

ＡＬＵ．２４でできることは，例えば，イメージを単に
通すこと．２個のデイジタル・イメージを加算すること
，一個のイメージを減算すること、一個のイメージを乗
算すること、一個のイメージのＡＮＤをとること，．２
個のイメージのＯＲをとること，または，ある／個のイ
メージを反転させることである。ＡＬＵ．２＋は当業者
にとっては良く知られているものであり，この実施例に
おいては工ｍａｇｉｎｇＴｅｃｈｎｏｌｏｇ１ｅｓ社製
のモデルＡＬＵｊ／一の論理ユニットが用いられている
。

幾何学的論理ユニット（ＧＬＵ）ａ．２（第７図）はＡ
ＬＵｕｌおよびメモリ．２０に接続されている。

幾何学的論理ユニットココは，後で説明されるように、
第一一第７図において、より明瞭に示されている。こ＼
では，入カデータ線コ６および．２７は、夫々に、ＡＬ
Ｕ．２＆からの７デイジタル●ビット●プレーン●イメ
ージを，処理操作のために幾何学的論理ユニット．２一
に対して順次に加えることを述べておく。ディジタル・
ビット●プレーン会イメージは、単一ビットの一進イメ
ージである。出力の順次的なデイジタル●ビット●プレ
ーン●イメージは，線．２ｇおよび．２９の一方または
双方でＧＬＵ．２λからメモリλ０に伝送されて蓄積さ
れる。

このメモリ一〇はＧＬＵ２．２およびＡＬＵ．２グに接
続されている。この実施例においては，メモリｓｏは３
個の！；／．２Ｘ！／２のｇビット蓄積デバイスであっ
て，３個の分離したデイジタル・イメージがその中に同
時に蓄積できるようにされている（第／図）。各蓄積デ
バイスはｇビット幅のものであるけれども，この幅の／
ビット・プレーンだけがディジタル・イメージ情報を蓄
積するために使用される。この実施例においては，変換
器／ＡはモデルＡＰ！；／２の変換器であり、メモＩＪ
２ｏは３個のＦ″Ｂ！ｉ／．２蓄積デバイスであって，
いずれも工ｍａｇθＴｅ”ｃｈｎｏｇｉｅＳ社製のもの
である。これに代えて，Ｓビットの蓄積デバイスの１個
は，ｇ個の分離したビツ・ト・プレーン・イメージを蓄
積するために使用できるようにされる。

イメージープロセッサＩＯの全体的な制御は制御用マイ
クロプロセッサ３￥（第／図）によってなされるもので
あり，これは制御用マルチバス３８を通して変換器／６
，メモリコ０，ＧＬＵλコおよびＡＬＵ．２ｌＩに接続
されている。カメラｌ２が垂直方向で戻る毎に、制御用
マイクロプロセッサ３６による制御信号はマルチバス３
Ｓを通してイメージ・プロセッサ／θに対して供給され
、カメラの次に続くフレーム周期の間にイメージ処理操
作をすることができるようにされる。各フレーム周期の
間にＧＬＵ２．２またはＡＬＵ２４ｔは／回だけ入力さ
れ，付勢されて，１個の完全なデイジタル・ビットφプ
レーン出力イメージを生成してメモリ．２θ内に蓄積す
るようにされる。各フレームには約コｓｔ２ｏθ０個の
ピクセルが含まれており，−そのために，この実施例に
おいては．ＧＬＵ２２およびＡＬＵλグはおよそ／フレ
ーム●サイクルの間に／個の完全なデイジタル・イメー
ジを処理するために約／ＯＭＨＨの速度で操作されて，
制御用マイクロプロセッサ３６が次に続くフレーム・サ
イクルの間の操作のための再プログラムに対する時間が
充分に残るようにされる。ディスクｑｏは、通常，線ｌ
Ｉ．２および＋＋を通して制御用マイクロプロセッサ３
６に接続され，該マイクロプロセッサに対して必要な蓄
積を与えるようにされている。キイボードを含むターミ
ナノレグ乙は、通常，綜ｌＩＥおよび５０を通して制御
用マイクロプロセッサ３Ａに接続され，該マイクロプロ
セッサに対する指令信号を与えるようにされている。こ
の実施例においては、制御用マイクロプロセッサ３６に
は６／．２ｋバイトのメモリを有するＭＯＴＯＲＯＬＡ
６１０００が含まれ、また，ディスクａＯはＡｍｃｏｄ
ｙｎｅ社製のものである。

モニタ！ｆλ（第ｌ図）は線ｓｑを通して変換器ｌ６に
結合され．ｍ／Ｆ上のイメージ、または，ＡＬＵ．２４
ｔを通して出力されるメモリ．２０内の３個のイメージ
のいずれか／個を出力するようにされている。

このようにして説明されるデイジタル・イメージ・プロ
セッサ／０は，前述されたＳｔｅｒｎｂｅｒｇの出願と
稍々類似している。このデイジタル・イメージ令プロセ
ッサは，幾何学的論理ユニット２２の構成において，先
に参照されたものとは相異している。

幾何学的論理ユニット（ＧＬＵ） 第コー第７図には，幾何学的論理ユニット（ＧＬＵ）．
２．２が例示されている。概略的にいえば，ＧＬＵ２１
には複数枚の順次に結合されたＧＬＵボード．２３（第
３図）が含まれており、このＧＬＵボード．２３の各々
にはビデオ・バス・インタフェースＳＡおよび３個のス
テージｓｇ，ｔ．ｏおよび６．２が含まれている。これ
ら３個のステージは互いに同様のものであって，第ｌの
ステージＳ８は第Ｓ図において詳細に示されており、第
一および第３のステージ６ｏ，６コはこれと同様のもの
である。ビデオ信号はＧＬＵボード．２３に導入される
ものであり、より詳細には，Ｓ本のバス２６および．２
７を介してビデオ●バス●インタフェース３乙に導入さ
れる。同様ｌこして，処理された信号は，夫々にｇ本の
バス２８および．２９上でＧＬＵボードλ３から出カす
る。これらのバス．２ｇおよびＪ９は，若し存在すると
すれば次に続（ＧＬＵボード２３に，韮たはメモリａＯ
に接続される（第／図をも参照）。

ＧＬＵビデオ●バス●インタフェース ビデオ・バス・インタフェース（第コ図）には，入カソ
ース選択部６ク，入カ処理選択部６６および出力選択ユ
ニットｇｇが含まれている。ク本のバス２ｏは，入カソ
ース選択（工ｓｓ）信号を、ＰＡＬ技法によりマルチプ
レクサとして実現される入カソース選択部６ダに入カさ
せる。

この工Ｓ８は、パスコ６およびλ７上の７Ａビット嗜プ
レーンのどの１個が／ビット線？２上で入力ソース選択
部６ダを出るかの選択をする。

同様にして、入力処理選択（ＩＰＳ）信号はｌｌ尿のバ
ス７４’上で入力処理選択部６Ａに入力される。この入
力処理選択部６６はＰＡＬ技法によりマルチプレクサと
して実現されるものである。

この工ＰＳは、ビデオ・バス．２４．２７上で入力する
ビット●プレーンのどの／個が７ビット線７ｔ上で入力
処理選択部６６を出力の決定をする。この結果として，
工８ｓおよび工ＰＳは．ＧＬＵ２２のステージｓｇ，ｔ
ｏおよび４２を逐次に通過する２個のビット・プレーン
がどれであるかの決定をする。ある場合ｌこおいて，実
際にこの出願で例示される全ての場合において、工ＳＳ
および工ＰＳは互いに等しいものであって，同一のビッ
ト０プレーンがマルチプレクサＡ’１および６６から線
７．２および７６で出力される。

出力選択ユニット６ｇ（第一図）は，ＰＡＬ技法を介し
て実現される複合マルチプレクサである。出力選択ユニ
ット６ｇに対する入力部は、／Ａ本のバス．２６および
ｓｑ，ｆ，．ｙのステージ４．２からの一本の／ビット
線クＳおよび８０％そして，該出力選択ユニット６ｇに
対して選択信号を供給する一組の／６本のバス８コおよ
び８ｌＩである。線７Ｓおよびｇｏ上で第３のステージ
６．２から出力される／［次的なデイジタル信号は，処
理されたイメージを表わしている。出カソース選択（Ｏ
ＳＳ）信号は／乙ビット線ｇ．２上で，また，出力処理
選択（ＯＰＳ）信号は７７ビット線ｇｑ上で出力選択ユ
ニッ｝７Ｋに対して印加される。信号ｏｐｓおよびＯＳ
Ｓは，後述されるようをこ，ビデオ・バス．２ｇ，．２
９の１１に加えられる出力を制御する。

第３図には、ビデオーバス●インタフェースＳ６が，よ
り詳細に例示されている。制御信号はマルチバス３ｇを
介して並列ｘ７ｏ装置ｊクにおいて受入れられ，制御信
号工ＰＳ，■ｓｓ，ｏｐｓおよびＯＳＳを、夫々に，バ
ス７グ，７０，／００および／０２に供給するようにさ
れる。ビデオ・バス．２Ａ，２クは，処理されるべきイ
メージを表わすデイジタル化された順次信号を、信号を
はつきりさせるためのヒステレシスを有する８進バツフ
ァであるバツファ８コに対して伝送する。デイジタル化
された信号は／６本のバスｒ＋を介してバツファｇ．２
から出力され．データ通過シフトレジスタ８６と入力ソ
ース選択および入力処理選択マルチプレクサ＆＋，４４
との双方に印加される。

シフトレジスタＫＡ（＠．７図）は，／＆本のバスｇｇ
から出る信号がバスｇｑ上で該シフトレジスタＳ６に印
加された信号から３ピクセル時間たけ遅れるように３ピ
クセル遅れのデータを通すようにされる。バスｇｇ上の
信号は複合マルチプレクサ６８をこ印加される。シフト
レジスタ８乙によって与えられる３ピクセルの遅れは．
ステージを通る信号がａ個の分岐の間での整合したタイ
ミングのものであるときには，（後述されるように）ス
テージｓＢｂｏおよび６コによって与えられる最小の遅
れに対応することが必要である。

一個のマルチプレクサＡ９，ＡＡ（第３図）は，夫々に
線７ダおよび７０上の工ＰＳおよび工ＳＳに依存して，
適切なビット・プレーンを３個のステージ５ｇ，１０お
よびｔコに通すように操作される。工ＳＳによって選択
された入力ソース（工Ｓ）ビット争プレーンは／ビット
線７２上で出力され，一方，ｘｐｓによって選択された
入力処理（工Ｐ）ビット・プレーンは／ビット線７６上
で出力される。ビット・プレーンエＳおよひ工Ｐは３個
のステージ！；ｇ，４０および６２に伝送され、こ＼か
ら，第３ステージ処理（Ｓ．？Ｐ）ビット・プレーンお
よび第３ステージ・ソース（ＥＩ．？Ｓ）ビット●プレ
ーンは、夫々に，／ヒット線ｇｏおよび７ｇから出力さ
れる。

ビデオ会インタフェース、ステイト拳カウンタおよびラ
ップ・アラウンド●コントロール（ｗｒａｐａｒｏｕｎ
ｄｃｏｎｔｒｏｌ）デｌＩ（第３図）は、入力信号ＤＣ
ＬＫ，ＨＢ，ＫＢおよびＶＢに基づく制御信号Ｄｏ，Ｓ
Ｂ，工Ｎｏ，ＬＣ！Ｈ，ＯＫおよびＷＥを出力させる。

ドット・クロツク（ＤＯＬＫ）はフレームバツファ（メ
モリ）２０から受入れられる信号であって，ピクセル情
報がメモＩＪ．２０との間で，およびＧＬＵ２１を通し
て伝送される速さに対応するための．連続的な／ＯＭＨ
Ｚのクロックである。水平ブランク（ＨＢ）もメモリ２
ｏから受入れられる信号であって，水平の戻りの間は高
（Ｈ）であり，それ以外では低（りである。早期ブラン
ク（ＥＢ）はメモｌ）２θから受入れられる信号であっ
て、ＨＢが（Ｈ）になるのに先立ってｇピクセル時間だ
け（Ｈ）になり，ＨＢが（りになるのに先立ってｇピク
セル時間だけ（Ｌ）になる。同様にして，垂直ブランク
（ＶＢ）はメモリ．２０から受入れられる信号であって
，垂直の戻りの間は（Ｈ）であり，それ以外では（りで
あ゛る。

出力信号であるドット・クロソク（ＤＣ）（第３図）は
、ＨＢおよびＶＢの双方が（りであるとき（すなわち，
活性のピクセル伝送の間）だけに出力される／ＯＭＨｚ
のクロツクである。Ｓーブランク（ＳＢ）は，処理され
た情報をメモリ．２０に取込むために，尚該メモリを可
能化させる信号である。ＥＩＢはＦＩＢ，ＨＢおよびＶ
Ｂの関数であって，当業者によれば，フレームバツファ
（メモリ）一〇に対する適切な書込み可能化信号を供給
するようにされる。増大力ウンタ（工ＮＯ）、ラッチ（
ＬＣＨ），出力可能（ＯＫ）および書込み可能（ＷＸ）
は、いずれも／ビット信号であって，ｇ個のＤＣパルス
毎に／回だけ（Ｈ）になり，それ以外は（りになるよう
にされる。たゾし，工ＮＣ，ＬＯＨ，ＯＥおよびＷＥは
，後述されるように，同一パルスのときに（Ｈ）である
とは限らない。

ステージｓｇ，ｔｏおよび６ユから受入れられる信号Ｓ
，７ＦおよびＳ，？Ｓは，夫々に，線８０および７ｇを
介してビデオ・インタフェースおよびステート・カウン
タ９４’にも入力される。処理終了（ＦＩＮＤ）ビツ１
・・プレーン信号は、線９乙を介してボックスワクから
出力して，複合マルチプレクサＡｇに印加される。同様
にして、ソース終了（ＳＥＮＤ）信号はｌビット線９ｇ
を介してボックス９ダから出力して，複合マルチプレク
サ６８に印加される。ビット・プレーンＦＢＮＤおよび
ＳＥＮＤは，信号ＥＢ，ＨＢおよびＶＢによって規定さ
れるような活性ビデオ領域において，夫々に、ビット・
プレーンｓ３ｐおよびＳ，？ＥＩに対応している。ビデ
オ・インタフェース，ステート・カウンタおよびラップ
・アラウンド・コントロール？４’の構成および動作は
、上述の機能を達成させることは，当業者にとっては既
定的なことである。

出力選択．ユニットまたは複合マルチプレクサＡ＆（第
３図）は，７６本のバスｇｇと線９乙，９ｇとからデー
タ入力信号を受入れる。出力処理選択（ＯＰＳ）信号お
よび出力ソース選択（ＯＳＳ）信号は．双方ともに／乙
ビットの信号であって，夫々に，線／００および／０２
を介して複合マルチプレクサＡｇに対して印加される。

この複合マルチプレクサｔｇは．７６本のバス／０４’
上で７６ビットの信号を出力させる。バス７０クの各々
の線は、第グ図で例示されているように，ｏｐｓおよび
ＯＳＳの対応するビットの組合せによって調整される。

例えば．ｏｐｓおよびＯＳ８′の双方が共通のビット位
置においてＯであるときには，複合マルチプレクサ６ｇ
は，バス８ｇの同一ビット位置からのデータ信号を，線
ｉｏａ上で出力させる。同様にして、共通のビット位置
でｏｐｓがＯであり．ＯＳＳが／であるときには、線？
ｇからのＳＥＮＤがバスＩＯ’ｌの対応するビット位置
に出力される。共通のビット位置でＯＰＳが７であり、
○ＳＳがＯであるときには，線９乙からのＰＦｊＮＤが
バス／ＯＩＩの対応する線上で出力される。最後に，共
通の位置でｏｐｓおよびＯＳＳの双方が／であるときに
は、バス／０４＋！の対応する線上にコ進θが出力され
る。バスＩＯ’１はシフトレジスタｉｏｔ．を通るよう
にされるが，このシフトレジスタ／０６は／ピクセルま
たは／シフト分の遅れを与えて，／６本のバス２ｇ，．
２９に出力される７６ビットのデータ信号がバス７０ク
上の信号が／ピクセル分だけ遅れたものに等しいように
される。

ＧＬＵステージ ステージｓｇ，ｂｏおよび６コ（第２図）は、互いに同
様なものである。したがって，第７ステージｓｇについ
てのみ詳細に説明する。第Ｓ図において認められるよう
に、制御用マイクロプロセッサ３Ａ（第／図をも参照）
からの制御信号は並列工／０装置／／０において第／ス
テージ３ｇで受入れられる。２．２ビット分の制御バス
３８は並列工／０装置／／０に入力される。そして，こ
の並列Ｉ／Ｏ装置／／０からは，ｌＩビットの第／ステ
ージ処理機能（Ｓ／ＰＦ）信号、ダビソトの第／ステー
ジ・ソース機能（Ｓ／ＳＦ）信号および７ヶビットの第
／ステージ遅れ（Ｅｌ／Ｄ）信号が出力される。ビット
・プレーンエＰおよび工Ｓは、線７６および７コ上でビ
デオ・バス・インタフェースｊ６から受入れられる（第
３図をも参照）。

第ｌステージｓｇ（．第２図）には，遅延部／／．２お
よび機能ユニツｌ−／／４’が含まれている。

遅延部／／２では，Ｓ／Ｄで特定されるＯから／Ａ，．
３１１３（／ＡＫ−／）ピクセル分の遅れを与えるもの
である。遅延した信号は線／／６上で機能ユニット／／
’ｌに対して出力される。入力ソース選択部６ｌからの
信号は線７λを介して機能ユニット／／’Ｉに対して直
接的に入力される。

機能ユニット／／クは，線７．２およびｉｉｔ上で受入
れられた信号について論理的な操作談たは機能を遂行し
て、線／／ｇおよび／２０上でビット・プレーン出力を
生成させる。

ＧＬＵステージ遅延部 遅延部／／２（第Ｓ図）は、どの部分の入力信号工Ｆで
も、Ｏから／ｂ，．３ｇ．３（／ＡＫ−／）ピクセル分
の時間までの遅れを与えるものである。

これは，３２本の走査線の最犬の遅れから／ピクセル分
を差引いたものに対応している。線７６上で遅延部／／
．２に入力される工Ｆは，７６ビットのシフトレジスタ
／／７の下位側端部に供給される。このシフトレジスタ
／／７は、ビデオ・インタフェース９ｌＩ（第３図をも
参照）からの信号ＤＣによってクロツクが与えられる。

シフトレジスタ／／７からのｌ６ビットの全てはバス／
／８を介して使用されるものであり，／ＡＮ／のマルチ
プレクサ／２０に対して直接的に供給される。シフトレ
ジスタ／／７の下位ｇビットは．ｇ本のバス／．２．２
を介してｇ対／のマルチプレクサ／．２４ｔに伝送され
る。マルチプレクサ／２０および／２’ｌの双方はＰＡ
Ｌ技法によって実現される。Ｓ／Ｄは／４ｔビットの信
号であって，ステージの遅延部／／コによって与えられ
る遅れを特定するものである。

／ｌＩビットの信号の最下位ビットはＳ／ＤＯと呼ばれ
、一方、当該信号の最上位ビットはＳ／ＤＤと呼ばれる
（最後のＤは／３を６進表示したもの）。信号ＳＩＤの
下位側グビット，すなわちＳ／Ｄθ−３は，マルチプレ
クサ／２０に入力されて選択機能を遂行するようにされ
る。この結果．Ｂ／ＤＯ−．３は，シフトレジスタ／／
？からの７乙本の入力線／／ｇの中の所定のものを選択
して，マルチプレクサハＵから／ビット線／２６上に出
力するようをこされる。／ｊピクセル分またはそれより
も少ないピクセル分のどのようなシフトでも，シフトレ
ジスタ／／’／およびマルチプレクサ／２０だけで遂一
行され，この遅延した信号は線／．２Ａを介して機能ユ
ニット／Ｉ’ｌに伝送される。遅延部／／．２の長いシ
フト区分は，線７２．２と線／クサとの間で伸長されて
いる。

マルチプレクサ／．２ｌｌに対する選択信号は、Ｓ／Ｄ
の下位側３ビット，すなわちＳ／Ｄθ−ユである。これ
らの３ビットで規定されるものは，シフトレジスタ／／
クの下位ｇビットの中のどれが出力されて，７ビット線
７２Ｓ上でマルチプレクサ／２夕からシフトレジスタ／
３θに達するかということである。シフトレジスタ／．
３０はｇビットのものであり、これもＤＣによってクロ
ツクが与えられて，８ビットの入カビット●プレーンが
並列にサンプルされ，または読出されて，該シフトレジ
スタ／３０からｇ本のバス７３．２に出力するようにさ
れる。ラッチ／Ｊ’１が設けられており、ビデオ・イン
タフェース９ダ（第３図をも参照）からの信号ＬＯＨに
よりクロツクが与えられて，入力するビット拳ストリー
ムの１スナップショット”または”セグメント”がシフ
トレジスタ／３０から並列に取出され，ランダムｅアク
セス・メモリ（ＲＡＭ）／ＪＡに対する後続の書込み操
作のために保持される。

出力可能（ＯＥ）信号はＲＡＭ／．３ｔに入力される。

そして，この信号が（Ｈ）であるときには、アドレス●
バス／３１１上のアドレスにおけるメモリ位置の内容が
該ＲＡＭ／ｊ４から読出されてシフトレジスタ／’１０
に入力されることが許容される。同様にして、書込み可
能（ＷＥ）信号はＲＡＭ７．７４に入力され、この信号
が（Ｈ）であるときには，ランチ７３グの内容がアドレ
ス●バス７３Ｓ上のアドレスであるメモリ位置に蓄積さ
れることが許容される。ＲＡＭ／ＪＡは，約２５Ｑナノ
秒の読出し／書込みサイクルを有するＪＫ＠Ｊビット（
／６Ｋビット）のＲＡＭである。

この結果，／ＡＫ−／の全での可能な遅れは，夫々にＳ
ビットのＪＫワードとしてＲＡＭ／ｊＡにおいて実現さ
れる。

書込みカウンタ／４’．２および読出しカウンタは，夫
々にＰＡＬとして実現される／／ビットのｇ進カウンタ
である（ｇｊ図）。ＧＬＵの通過の初期において，制御
用マイクロプロセッサ３６（第／図をも参照）から出さ
れるＬＯＡＤが（Ｈ）になっているときに，信号Ｓ／Ｄ
の上位／／ビツ｝（Ｓ／Ｄ．７−Ｄ）が書込みカウンタ
／４ｔ２に入力される。ＬＯＡＤが（Ｈ）になっている
ときには，読出しカウンタ／タクに対して値″／″が入
力される。ＧＬＵが操作している間、増加カウンタ（１
Ｎｏ）信号が双方のカウンタ／ｔ．２および／ｌｌ＋に
入力されて，それらの内容が増加される。

工ＮＣはｇピクセル毎に／回だけ（Ｈ）になることから
，前記双方のカウンタはＳピクセル分毎に増加される。

したがって，書込みカウンタ／’１２と読出しカウンタ
ｌｌｌｌＩとの間の差は，常に、ｇで除された特定の遅
れＳ／Ｄに等しいことになる。

シフトレジスタｔｔｘｏ（第Ｓ図）は，ｇビットのバス
／４’＆を介してＲＡＭ／３Ａからの出力ワードを受入
れる。シフトレジスタ／４１０はビデオ●インタフェー
ス？４ＩＣＩＸＪ図をも参照）からの信号ＤＣによって
クロックが与えられ，該ワードを逐次的にシフトさせ，
または再順次化させて．ｄＡ能ユニツ｝ｌ／ｌａに接続
されているｌビット線／’Ｉｇ上に出力させる。この結
果、λ個の遅延した工ｐ信号が機龍ユニット／ｌ４ｔに
伝送される。すなわち、その一方は短かいシフト勝から
，また他方は長いシフト線／４Ｉ８から伝送される。こ
れらの遅延したＩＰ信号の中の一方だけがＰＡＬコンパ
レータ／３０による選択にしたがって機能ユニット／／
クによって用いられる。前記コンパレータ／ＳＯの入力
はＳ／Ｄの上位／Ｏビツ｝（Ｓ／Ｄ４＜−Ｄ）であり，
その出力はｌビット＠ｔＳＳに出される。そして、この
出力はビツｌ−ｓ／ＩｌｌＩ−Ｄの全てがθであるとき
にはＯであり、Ｓ／ＤＩＩ−Ｄビットのいずれか／個が
ｌであるときにはＯである（すなわち，ＮＯＲ機能）。

この結果．コンパレータ／ＳＯによって線ｌｊ２上に出
力される信号は，線／２１および／４Ｚｇ上の遅延した
■ｐ信号のいずれが機能ユニットで使用されるかを決定
するためのセレクタとしての作用をする。

工ｓは線７一上で機能ユニット／／ｌＩに対して直接的
に入力される（第Ｓ図）。

ステージの遅延部／／２（第Ｓ図）の操作は、第／ステ
ージ遅延（Ｅｌ／Ｄ）信号およびＧＬＵビデオ・インタ
フェースタＩＩ（第３図をも参照）によって供給される
諸種のタイミング信号によって制御される。Ｓ／Ｄは遅
延部／／２によって遂行されるピクセルの遅れを特定す
るものであり，ＧＬＵの通過の初めにおいて書込みカウ
ンタ／ｌｌ２に入力される。また、ＧＬＵの通過の初め
において，値”／”が書込みカウンタ／ク一と同時に読
出しカウンタ／４’４’にも入力される。同様にして，
Ｓ／Ｄの下位ダビットはマルチプレクサ／２０に印加さ
れ，下位３ビットはマルチプレクサ７２ダに印加され，
そして、上位／０ビットはコンパレータ・／！ｉ０に印
加される。ビデオ・バス・インタフェースｊ＆（第３図
をも参照）からの工Ｐビット・ストリームは，クロツク
操作信号ＤＣの制御の下に，シフトレジスタ／／Ａに入
力され，シフトされる。

そのシフトが”短かい”シフト（すなわち，Ｏ〜／Ｓビ
ット）であるときには，マルチプレクサｉｓｏに入力さ
れた信号Ｓ／ＤＯ−．？は、シフトレジスタ／／７の逐
次的な蓄積位置のどの／個が適切なピクセルの遅れを与
えるために読出されるかを決定し，この遅れは線ｌ．２
ｔ上で機能ユニット／／’ｌＣＭ！ｉ図）に向けて出力
される。短かいシフトが含まれているときには，Ｓ／Ｄ
の上位ｌθビットの全て，すなわちＳ／ＤＩＩ−Ｄが０
であって，コンパレータｌＳＯは線／ｓｓ上でλ進ｌを
出力させる。線／Ｓ．２上の二進／は，線／２６上の工
Ｐの短かい遅れた信号が機能ユニット／／Ｑに対して入
力されること，および，線／４＃上の工Ｆの長い遅れた
信号は無視されることを指示するものである。

他方、そのシフトが６長い”シフト（すなわち、／ｔ〜
／ＡＫ−／）であるときには，シフトレジスタ／ｌクの
下位ｇビットはバスハーを通してマルチプレクサ／２’
ｌに至るように用いられる。Ｓ／Ｄの下位３ビットはマ
ルチプレクサ／．２タに入力され、バス７．２２の適切
な線がシフトレジスタに対する入力線として選択されて
，適正なシフト操作の同期化に対する長い遅れのために
、モデュロざの適正なスキュウ●タイミングを与えるよ
うにされる。マルチプレクサ／．２＋の出力は，次いで
、線７．２ｇを介してシフトレジスク／３０にシフトし
て入力される。シフトレジスタ／３０はＤＣによってク
ロックが与えられ，入カビット・ストリームか周期的に
サンプルされて，順次的なビット・ストリームのセグメ
ントまたはピースを並列に読出すことが可能にされる。

８ピクセルまたはビット毎に／回，ラツチ／３ダに入力
されたラッチ（ＬＯＨ）信号が（Ｈ）になると，シフト
レジスタ／．３０の内容をシフトさせフラツチ７３グに
入力させる。

ラツチ／Ｊ’ｌの内容は、次いで，書込みカウンタ／ク
コで指示されるようなＲＡＭ／Ｊ４におけるメモリ位置
に書込まれる。例えば、遅れが２０（ｇ進）であるとき
には、ＲＡＭ／３乙に書込まれる初めの位置は２（ｆ進
）である。同様にして，ステージの遅延部／／２によっ
て与えられる遅れが．２ｌＩＯ（ｔ進）であるときには
，ラツチ／３’ｌからの初めのワードは位置．２ｌＩ（
ｇ進）に書込まれる。書込み操作の終了の後は，読出し
カウンタ／ｌｌＩｌによって指定されたＲＡＭ／３６の
内容はバス／ダ６上でシフトレジスタｉｑｏに対して出
力される。読出しカウンタ／ｌＩ４（は常に／に初期化
されることから．ＲＡＭ／．．？Ａからの初めの読出し
操作はＲＡＭ位置ｌからである。ＲＡＭ／ｊＡへの書込
みおよびこれからの続出しは、夫々に，ＷＥおよびＯＥ
によって制御されるように，ｇ番目のＤＣパルス毎に可
能化される（読出し・書込みサイクルはＳビット・セグ
メント毎に７回だけ生起する）。シフトレジスタ／ｌＩ
Ｏに対して逐次的にシフトされたＲＡＭワードは、クロ
ツク操作信号ＤＣの制御の下にシフトレジスタからクロ
ックが与えられ，／ビットＢｌｌＩｇ上でビット●プレ
ーンを生成させる。この結果、シフトレジスタ／グθは
，ＲＡＭ／３４内に並列セクメントの態様で蓄積されて
いる信号を再順次化させる。長い遅延においては，ビッ
トＳ／Ｄ４ｚ−Ｄの少なくとも１個は／であり，コンパ
レータ／ＳＯは線ｌｓコ上で機能ユニット／／タに対し
てコ進Ｏを出力するようにされる。このコ進０の出力は
、線／’ＩＩＩ上のｒｐの長い遅れた信号は機能ユニッ
｝／／１７に対して入力され．線／２乙上の１Ｆの短か
い遅れた信号は無視されることを指示するものである。

遅延部／７．２の構成は，比較的安価なメモリ装置を，
読出し／書込みサイクルがピクセル・データの／００ナ
ノ秒のサイクルよりも相当に遅いけれども，正確で明白
な速さで使用されるように可能化させる。したがって，
上述された遅延部によれば，所望の遂行特性を保持しな
からＧＬＵのコストを大幅に低減させる。

ＧＬＵステージーの機能ユニット 機能ユニット／／ｌＩ（第５、第６図）は、その入力と
して、線／．２４上の工Ｐの短かい遅れた信号、線／４
’ｇ上の工Ｆの長い遅れた信号、線クコ上の工Ｓビット
●プレーン、線／５λ上のコンパレータ出力、弘本のバ
ス７５弘上の第／ステージ処理機能（Ｓ／ＰＦ）信号、
および、ｑ本のバス／５６上の第／ステージ・ソース機
能（Ｓ／ＳＦ）信号を有している。機能ユニット／／ｌ
Ｉからは２個の出力が出される。すなわち、線ＩＳｇ上
の第／ステージ処理（Ｓ／Ｐ）信号および線／６０上の
第／ステージ・ソース（Ｓ／Ｓ）信号である。

機能ユニット（第６図）はＰＡＬ技法を用いて実現され
るものであり、これ屹はスイッチ／Ａ２およびｌ対のマ
ルチプレクサ＃４’，／Ａ＆が含まれている。ＩＰの短
かい遅れた信号および長い遅れた信号は、夫々に、線／
．２６およびｌｑｇ上でスイッチ／６コに入力される。

スイッチｌ６λは線／５コからのコンパレータ出力信号
の制御の下に操作され、短かい遅れまたは長い遅れのい
ずれが適当であるかに依存して、ＩＰ的の一方だけが７
ビット線／Ａ．７に印加される。線／４３上の選択され
たＩＰ信号はマルチプレクサ／４４１，ＩＡ＆の双方に
入力される。同様にして、線７コ上で入力された工Ｓ信
号は、マルチプレクサ＃＋，／ＡＡの双方に入力される
。

Ｓ／ＰＦおよびＳ／ＳＦ（第６図）は、線７２および／
１．３上の２個の入力についての／Ａ個の可能性のある
論理機能の中のどれが夫々のマルチプレクサ／６グおよ
び／４＆によって遂行されるかを決定する。コ個の／ビ
ット入力によれば、第７図のコラムｉｔｇにおいて指定
されるように、／乙個の可能な論理機能が生じることは
当業者にはよく知られているところである。

第７図のコラム／７０に示されている弘ビットの信号Ｓ
／ＰＦおよびＳ／ＳＦの値によって、ｌ６個の可能な論
理操作のどれが遂行されるかが決定される。例えば、バ
ス／タ弘上のＳ／ＰＦ信号がＯ／／０であるときには、
線ｉｚｇ上でＳ／Ｐとして出力されたビット・プレーン
は、マルチプレクサ／Ａ’ｌのターミナルＡおよびＢに
おいて受入れられたビット・プレーンのＥＸ−ＯＲ操作
をしたことになる。同様１こして、信号Ｓ／ＳＦのビッ
ト値が／／／０であるときには、線ｌｔＯ上で出力され
たビット・プレーンＳＩＳは、マルチプレクサ／＆Ａの
ターミナルＡおよびＢにおいて伝送されたビット・プレ
ーンのＯＲ操作をしたことになる。この結果、機能ユニ
ット／／ｔＩは、その論理ユニットに入力されたコ個の
ビット・プレーンについてコ個の独立した論理機能を遂
行することができる。さらに、λ個の独立して遂行され
る機能の各々は、λ個の入力するプレーンについての／
乙個の可能な論理機能のいずれかから選択することがで
きる。諸種の機能ユニットについてのこの動的な制御に
よりＧＬＵの能力は大幅に増強され、極めて多様なイメ
ージの処理または取扱いを行なうために必要なハードウ
エアは減少される。

ラツチ／クスは線ｉｓｇおよび／６０上で、夫々に、ビ
ット・プレーンＳ／ＰおよびＳ／Ｓについて／ビクセル
分の遅れを与え、これに続けて、夫々に、出力線７．２
０および／コｇ上にこれらを出力させる。ラツチ／７２
は信号ＤＣでクロックが与えられて、システムを通して
の適正なタイミングを保証するようにされる。

のＧＬＵスー−ジ−Ｊ９：！ 上述されたように、第２ステージ６０および第３ステー
ジは第／ステージ５ｇと同様なものである。この結果、
ＧＬＵ２２を通してシフトされたビット・プレーンはＧ
ＬＵを通してとられた経路に関係なく、最小のｑピクセ
ル分の遅れを受入れる。このことで，ＧＬＵを通して与
えられるべき適正なタイミングが可能にされる。

Ｇ．ＬＵカード．２３は、所望数のステージをＧＬＵ．
２２に設けるのに必要なだけ順次に結合される。

この実施例においては、ＧＬＵ２２には？個のカード．
２３が含まれて、ＧＬＵにおけるステージの全体数がユ
クになるようにされる。たゾし、選択されたＧＬＵカー
ドの個数は全く任意のものであって、９より多くても、
または少な《てもよい。複数個のカードコ３が順次に結
合されたときには、初めのもの以外の全てのＧＬｕカー
ド上のビデオ・インクフェースおよびステート・カウン
タテク（第３図）は不可能化されて、タイミング信号の
中の７組だけがＧＬｕ２２のために用意されることを保
証する。

ＯＬＯＮＩＮＧ（クローニング）一極対称構成要素によ
る拡張 この適用のために、”ＯＬＯＮ工ＮＧ（クローニンク）
”は一連の構成要素による拡張を意味している。

そして、該構成要素の各々は少なくともコ個の点をもち
、その一方が原点である。

第ｇＡ図で示されているデイジタル・ディスクによる拡
張を遂行するための論理図は第ｇ図に例示されている。

拡張されるべきビクセル・ストリーム才たはビットは線
／クｇ上で論理図に入力され、ＯＲゲート／ｔＯおよび
／ビクセル遅延部ｉｇコに対して直接的に伝えられる，
，遅延部／ＩＩコの出力はｌ／ｉＡｌｔ’ｌ上でＯＲゲ
ートｉｇｏに供給される。結果としてＯＲ操作をされた
ビクセル・ストリームは線／ざる上で出力され、／ビク
セル遅延部ｉｔｒｇおよびＯＲゲート／９０に供給され
る。遅延部７Ｋｇの出力は線／９２上でＯＲゲート／ｑ
Ｏに導入される。

また、ＯＲゲート／９０の出力は線／９’ｌ上で出力さ
れ、遅延部／ｑＡおよびＯＲゲート／９ｇの双方に導か
れる。なお、このＯＲゲー｝／９ｇは遅延部／９６から
の入力を線２００上で有している。ＯＲゲート７９ｇの
出力は線２０一を介してＳｌ２ビクセル遅延部ｘｏｑお
よびＯＲゲート．２ｏｔに供給される。遅延部２０’ｌ
からの遅延したビット・プレーンは線２０ｇ上でＯＲゲ
ート２０乙に入力される。また、ＯＲゲート２０４の出
力は線．２ＩＯに加えられて、遅延部コｌコおよびＯＲ
ゲート２ｉｔｉの双方に導かれる。遅延部２／一の出力
は線コ／６を介してＯＲゲートユ／クに供給される。そ
して、このＯＲゲー｝．２／＜（の出力は線２／ｇによ
って５／／ビクセル遅延部２２０およびＯＲゲート．２
２コに導入される。また、遅延部２一〇からの遅れた信
号は線２コグ上でＯ．Ｒゲート２ココにも供給される。

完全に拡張されたイメージは線２２６上に存在する。第
ｆＡ図の構成要素によって拡張された単一点ビクセルは
第ｇＢ図のイメージを生じさせるが、これは、実際に配
されている場所から二線分だけ下方に、またｌ線分だけ
右方にシフトされている。当該分野ではよく知られてい
る技術を用いてソフトウエアで適切な調整がなされて、
線２コ６上のイメージが、該イメージのパンおよびスク
ロールを訂正するための適正なオフセットを用いてフレ
ームバツファ（メモリ）．２０に再書込みされる。

第ｇ図の論理図のＧＬＵ構成ユユａは第９図に示されて
いる。これにはＡ個のステージ．Ｌ２ｆａ−ｆが含まれ
、また、各々のステージには遅延部２．３０および機能
ユニット２３２が含まれている。遅延部コ３Ｑａ−ｆは
ステージ遅延信号でプログラムされており、夫々に、／
，／，！／．３，！；／．２，５／２および５／／ピク
セル分の遅れを生じるようにされている。各機能ユニツ
｝．２．？ｕには第７図から必要とされる適切な機能信
号が与えられて、その中のλ個のマルチプレクサがＯＲ
ゲートとして機能することを保証している。これにより
、第ｊ図の各々の論理ＯＲゲートは、第９図においては
、各機能ユニットコ３２内の７対の並列にされたＯＲゲ
ートとして実現されることになる。また、第タ図のＧＬ
Ｕ構成．２．２ａは、こ＼に示されているＧＬＵのハー
ドウエア２２を通じて第ｇ図の所望の論理操作を実現さ
せる。クローニングされるべきイメージは線コＪ／上で
入力され、一方、クローニングされたイメージはλ本の
線２３３の双方から出力される。

ＦｉＸＰＬＯＳ工ＯＮ浸食一非極対称構成要素による拡
張この適用のために、＠ＫＸＰＬＯＳ工ＯＮ（浸食）″
は、非極対称構成要素またはその周辺内に全ての点を含
まない極対称構成要素による拡張を意味するものである
。

第／０−第７．２図には，リング形状の要素によるイメ
ージ拡張の概念が例示されている。第／Ｑ図に示されて
いるものは、原点２３／にその中心を有する円形のリン
グ状構成要素コ２９である。第／／図は、第／Ｏ図の構
成要素によって拡張または浸食されるべきイメージであ
る。

このイメージには，原点．２３ノから線Ｘ＝Ｙに沿って
伸長する直線セグメント．２．７４１が含まれている。

付加的に、第／／図のイメージにはビクセル．２３乙が
含まれている。第／コ図は、構成要素２．２９による第
／／図のイメージの拡張または浸食を表わすものである
。単一のビクセル．２３Ａは、要素ココ９と寸法および
形状が等しいリング２３ｇまで浸食されている。直線セ
グメント．２３グは、構成要素．２コタの直径と同じ幅
をもつまで広げられている。これＪこ加えて、形状．２
ａＯの反対端部２ｑ．２は半円形であって、構成要素と
同じ半径を有している。

浸食操作の有用性は第ｌ３一第７７図に例示されている
。第ｌ３図に表示されているものは、その中心が原点．
２３／にあるドーナツ形状の構成要素である。第／グ図
に表示されているものは、夫々に孔部ｓａｇの周囲にパ
ッド２ク６を有するプリント回路板である。パッド．２
ＦＡａは、導体に欠損部分コＳ０があって、その接続に
問題を生じている。第７５図は、第／グ図に対応する実
質的なイメージであって、第／グ図のイメージＪｃ＃け
る孔部，２Ｆｆｆの中心に対応する単一ビクセル２４ｔ
ｆｆａを含むものである。第／ク図のイメージは、一連
の拡張および／才たは浸食によって導出される。第／夕
図のイメージは、第７３図の構成要素２グダにより拡張
されて、第／６図の実質的なイメージを生成させる。こ
の結果として、第／Ａ図に示されるものは、第／Ｓ図に
おける、以前のビクセル位置１’ｆｆａの周囲を中心と
する構成要素（理想化されたパッド）．ｚｐ４ｔａの３
個の写しである。イメージ処理の終了は、第／９図およ
び第／乙図において，異なる論理値を有する位置を決定
することによって達成される。このようなＦｉＸ−ＯＲ
操作により、どこのパッドに欠点があるのかが決定され
、形状では欠点のあるパッドｊｐｘａ（第ｌｌＩ図参照
）に等しい第／ク図のイメージよｊλが結果としてえら
れる。このために、上記されたイメージ処理のシーケン
スによって、欠点のあるパッドをコンピュータで検知す
ることが可能になる。

第／ｇ図に示されているものは、構成要素λＡＡ（第一
ｌ図〉によって浸食を行なうための論理図である。この
論理図に含まれているものは、７個の遅延部コｊＡａ−
ｇおよびＯＲゲート２！ｒｌ！；ａ−ｇである。遅延部
コ！ｒ／；ａ−ｇは、夫々に、／，／，左１ｏ，ａ，ｓ
ｉθ，／および／ビクセル分の遅れを生じさせる。入力
されたビデオ・イメージは、線．２６θ上を導入されて
、ＯＲゲート２！ｒＥａ−ｇの各々に伝送される。これ
に加えて、線２６０の入力は遅延部．ＺｊＡａに供給さ
れる。

この遅延部８ＡＩＬは，線２６．２上で、遅延したビッ
ト・プレーンをＯＲゲー｝２ｓｇａに出力させる。ＯＲ
ゲー｝．Ｚｊｆ＆は，次いで、その出力を線２６４ｔを
介して次に続く遅延部−ｚｒｇｂに供給する。同様にし
て、遅延部．２．５′６ａ−ｂの各々は，その出力であ
るビット・プレーンを、夫々の次に続（ＯＲゲートｓｓ
ｇａ−ｂに供給し、また，ＯＲゲートη＋Ｊａ−ｂの各
々はその出力を次ｉこ続く遅延部，１４ａ−ｂに供給す
る。

第／ｇ図の論理図によって実現される浸食構成要素が、
．２６乙として第２７図に示されている。この構成要素
にはｇ個のピクセル２４ｇが含まれており、原点λ３／
の周囲でコビクセル×ツビクセルの正方形を規定するよ
うにされている。このパターンは、約八コピクセルの直
径を有するユークリッド・リングコ６７に近似したデイ
ジタル・リングを表わしている。第２０図で表わされて
いるような単一ピクセルλ７０を第．２７図の構成要素
２６乙によって処理することで、第．２．２図に示され
ている出力イメージ２７λかえられる。出力イメージコ
クコはコビクセル×コビクセルの正方形孔部であって、
ｇ個のピクセルを含み、正のＸ軸および負のＹ軸に整列
された一個の端部を形成している。線２７４Ｉ上で論理
図２！ＬＸ（第／ｇ図を参照）によって出力されるビッ
ト・プレーンは、第．２２図のイメージコク．２Ｊこ対
応している。イメージ．２７２は、＋／ライン分（下方
）および十／ライン分（右方）だけ、実際の位置からオ
フセットされている。したがって、適正なパンおよびス
クロールヲモってイメージコクコヲフレームバツファ（
メモ！Ｊ）２０に戻して適正な位置になることを保証す
るために、ソフトウエアによる適切な調整をしなければ
ならない。このことは当業者にとって容易に実現されう
ることである。

第７９図に例示されているＧＬＵ構成２．２ｂで、第／
ｇ図の論理図．２タグが実現される。ＧＬＵ構成．２Ｊ
ｂには７個のステージＪ７Ａａ−ｇが含まれ、その各々
には遅延部コクｇおよび機能ユニットλκＯが含韮れて
いる。遅延部．２ｑｔｒは、第／κ図における逐次的な
遅れに対応して，ｉ，ｉ，ｓ／ｏ，．２，！；／０，／
およびｌビクセル分の遅れを生じさせる。機能ユニット
．２ｇＯの各々ζこは、ＯＲ機能を遂行するようにされ
た上位マルチプレクサλざコ、および、Ｂ゛入力につい
てＰＡＳＳ機能を遂行するようζこされた低位マルチプ
レクサ．ｚｇａが含まれている。処理されるべきビット
・プレーン・イメージは、線．２ｇｔ上を、第／の遅延
部コクｒａおよびターミナルＢにおける第７の機能ユニ
ットコざｏａに伝送される。各遅延部コクｒａ−ｇの出
力は、同一ステージ内のターミナルＡにおける機能ユニ
ットλｇ？ａ−ｇに伝送される。各マルチプレクサ２ｇ
２の出方は、次に続くステージ．２７乙における遅延部
．２７ｇに対して伝送される。各マルチプレクサ２ＩＱ
の出カは、次に続く機能ユニットｘｇｏのターミナルＢ
に供給される。ＧＬＵ構成２．２ｂは出力イメージを線
．２ｇｇ上に出力させ、一方、初めに入カされたイメー
ジは線．２９０上で戻される。

事実上のイメージ２７．２を生成させるためのビクセル
．２７ｏ（第．２０図）の浸食について以下に説明する
。遅延部コ７ｇＢ．から遅延部２’１Ｋｇまでの全てを
通る入カビクセルコク０は、イメ−ジ２７．２における
ピクセル２９コを生じさせる。遅延部２７ｇａをバイパ
スし、機能ユニットコざＯａのマルチプレクサ２１２を
通して導入されるビクセルλクＯは、結果としてイメー
ジ２７２におけるビクセル２タグを生じさせる。

同様にして、ビクセルλクＯは、遅延部コクＪｌ−１１
＜を通過するにつれて、ピクセル．２９４，２９ざ，３
θ０，．３０２，Ｊθグおよび３θｔを生じさせる。

したがって、入カビクセル２７０（第．２０図）がＧＬ
Ｕ構成．２コｂに入力されたとき、線コｇｇ上の出力ビ
ット・プレーンがイメージλ７２として現われる。ソフ
トウエアでなされる適切なパン操作およびスクロール操
作で、適正なオフセットによる事実上のイメージュクコ
に戻されテ、該イメージがフレームバッファ（メ｛−！
ｊ”）．２θ内で正しく記録されるようにする。

■ＭＰＬＯＳ工ＯＮ−特殊態様のＢＲＯＩＩ？工ＯＮ（
浸食冫第２３−第２９図には、ＢｉＲＯＳ工ＯＮ（浸食
〉の特別な形式であるＩＭＰＬＯＳＩ：ＯＮの概念が例
示されている。構成要素３０ｇは、原点，２３ｌにその
中心を有するリング形状のものである。浸食されるべき
イメージ３／０は第コ弘図に例示されている。イメージ
３１０は正方形であって、その原点に１個のＯピクセル
３／．２を含んでいる。

イメージ３／θを構成要素３０ｇで工ＭＰＬＯＳＩＯＨ
したことを例示するイメージ３７グは第コ５図をこ示さ
れている。イメージ３／ｌＩには方形の周辺部が含まれ
ており，その各辺は、構成要素３０！ｒの直径に等しい
大きさだけイメージ３／０より短かくされている。この
イメージは、だいたい連続的なものではあるが、原点か
ら構成要素３０ｇの半径に等しい半径をもつ開放リング
状のビクセル３／Ａが存在する。

■ＭＰＬＯＳ工ＯＮ操作を使用することは、第．２ル−
第．２９図に例示されている。第コｔ図は調査されるべ
き機械加工された表面のイメージであって、これに含ま
れているものは、／対の伸長されたスクラッチ３／ｔお
よび３個のビツ｝．１．２０であって単一のビクセル幅
に近いものである。

ピットをスクラッチから区別することが望まれるが、こ
れは工ＭＰＬＯＳ工ＯＮコマンドを用いることによって
比較的容易に行なわれる。先ず、第λ６図のイメージが
反転されて、第２７図のイメージを生成させる。特に、
第２６図において値／を有する各ビクセルは第コ７図に
おいては値Ｏを有し、また、これと逆の関係にもされる
。第２７図のイメージは、次いで、原点にその中心を有
する円形のリング状要素で浸食され、第２ｇ図に例示さ
れているイメージが生成される。

工ＭＰＬＯＳＩＯＮ操作を受けた線状部．３／ＥＥＬは
形状３ｉｇｂになるが、その幅は構成要素の直径に等し
く、また、その対向している円形端の半径は構成要素の
半径に等しくなるようにされている。

反転されたビツ｝３２０ａの各々は、リング状の０ビク
セル３．２０ｂになるようにされる。第２６図および第
一ｇ図のイメージは、スクラッチ３／ｔに沿って共通に
照射されたビクセルはないけれども、ビット３コθＪζ
おいては共通に照射されたビクセルがある。したがって
、第．２６図のイメージと第２ｊ図のイメージとのＡＮ
Ｄをとることにより生成された第．２９図のイメージは
、ビット．７．２０のみを含むものにされる。

第２７図の構成要素によって工ＭＰＬＯＳ工ＯＮ操作を
実施する論理図Ｊ２λは第３０図に例示されており、こ
れに含才れているものは複数個の逐次的な遅延部３ｔ’
ｌａ−ｇおよびＡＮＤゲート３ムａ−ｇである。遅延部
３２グａ−ｇは、夫々に、／，／，！／０，コ，５／θ
，／および／ビクセル分の遅延を生じさせる。工ＭＰＬ
ＯＳ工ＯＮ操作をされるべきビット・プレーンは、線３
．２ｔ上で、遅延部３２４１Ｂ．および各ＡＮＤゲート
，？．２４ａ−ｇに入力される。各遅延部３．２グの出
力は、次ｌこ続（Ａ４ＪＤゲートＪ．２Ａに伝送される
。同様にして、各ＡＮＤゲート３２乙の出力は、次に続
く遅延部３．２グに対する入力として印加される。ＩＭ
ＰＬＯＢＩＯＮ操作を受けたイメージは線３３０上で出
力され、該イメージを適切にパン操作され、スクロール
操作された位置に戻すために必要なオフセットを用いで
、フレームバツファ（メモリ）２０に蓄積される。

第３０図の論理図３．２＝は、第２７図の構成要素２６
乙による工ＭＰＬＯＳ工ＯＮ操作を実施する。

特に、第コ／図の構成要素コ６乙に対応するイメージ部
分が検知されたときにのみ、ビクセルが出力される。構
成要素＝６６に対応するイメージ部分が線３２ｇ上で入
力されたときにのみ、単一ビクセル３３コ（第３．２図
）が線３．３０上に出力される。ビクセル３３コ（第３
．２図）は実際には原点において指向されるべきもので
ある。このオフセットを考えに入れて、イメージをその
適切な位置に蓄積させるために、ビット●プレーンをフ
レームバツファ（，メモリ）．２（７に書戻すとき正こ
は、適正なパン操作およびスクロール操作がソフトウエ
アでなされる。

ＧＬＵ構成．２ｘｃ（第３ｌ図）は、第３７図で論理的
に図示されている工ＭＰＬＯＳＴＯＮ操作の間のＧＬＵ
．２．２の構成を例示するものである。特に、ＧＬＵ構
成２ユＣには７個のステージ３３グａ−ｇが含まれ、そ
の各々には遅延部ＪＪＡａ−ｇおよび機能ユニツ｝３３
ｇａ−ｇが含まれている。遅延部３ｊ６＆−ｇは、夫々
に、／，／，！；／０，１，Ｓ／０，／および／ビクセ
ル分の遅れを生じさせる。機能ユニット３３ｇの各々に
は２個のマルチプレクサ３’ＩＯおよび３’ｌ２が含ま
れている。マルチプレクサ３ｔｉ−ｏは動的に選択され
てＡＩＪＤゲートとして操作するようにされ、一方、マ
ルチプレクサ３４Ｉ２は動的に選択されてＢターミナル
における入力に対するＰＡＢＢ＠能を果すようにされる
。入力ビデオ信号才たはビット・プレーンは、線３弘ク
を介して、初めの遅延部３３６ａおよび初めのマルチプ
レクサ３．ｉＥｆＬのＢ夕−ミナルに印加される。各遅
延部３３乙の出力は関連された機能ユニット３３ＪＯ）
Ａターミナルに印加され、一方、各マルチプレクサ３’
ＩＯの出力は次に続く遅延部３．？Ａｂに印加される。

全てのマルチプレクサ３ｔｌ１の出力は次に続く機能ユ
ニット３．３ｇのＢターミナルに印加されて、線３’ｌ
’ｌ上の入力が諸種のステージ３Ｊ’ｌを逐次に通るよ
うにされる。したがって、工ＭＰＬＯＳ工ＯＮ操作を受
けた出力は線３≠６上で伝送され、一方、入力ビット・
プレーンは線３ｆｔ上で戻される。線３弘６上の信号は
、イメージがその実際の位置に戻るように適正なオフセ
ットをもってフレームバツファ（メモリ）内に蓄積させ
るため、必賛に応じてソフトウエアでパン操作および／
またはスクロール操作がなされる。

テンプレート整合一゛／″および“ＯＩＩの構成要素ｌ
こよる浸食 このＧＬＵ，２，Ｚは、また、迅速な”テンプレート整
合”を可能化させるが、これは工ＭＰＬＯＳ工ＯＮ操作
の延長されたものである。特に、テンプレート整合は、
構成要素において゜／”および゛′Ｏ＃の双方で特定さ
れたビクセルを含む構成要素にヨル工ＭＰＬＯＳ工ＯＮ
である。このような構成要素３５０は第３３図に例示さ
れており，これには値／を有する弘個のビクセル３６．
２および値Ｏを有するｅ個のビクセル．７ｊＦが含まれ
ている。

ビクセル．３！ｌＩは、原点においてその中心を有する
コ×コビクセルの正方形の隅部を規定する。

ビクセル３タλは、ビクセル３ｓｌｌの各対の中間に配
されている。

論理図３ｓｌＩ（第３グ図）は、第３３図に例示されて
いる構成要素によるテンプレート整合を可能化させる。

論理図３５６には、複数個の遅延部Ｊ！；ｇａ−ｇおよ
び複数個のＡＮＤゲートＪＡＯａ−ｇ，が含まれている
。テンプレート整合を実施するための論理図３！ｒ乙は
、ＡＩＩＤゲート３６θに対する入力が、構成要素３ｊ
Ｏにおける０ビクセル３５グ（第３３図参照）に対応す
るように反転されねばならないことを除いて、ＩＭＰＬ
ＯＳ工ＯＮ操作を実施するための論理図３２２（第３０
図）と同様なものである。遅延部３！ｔｌＬ−ｇは、夫
々に、ｉ，ｉ，ｓ／ｏ，．２，ｓ／ｏ，ｉおよび／ピク
セル分の遅れを生じさせる。入カビデオ・ビット・プレ
ーンは，線３６２を通して、第／の遅延部３６１：ａお
よび各ＡＮＤゲート３６０に印加される。各遅延部３５
ｇの出力は次に続くＡＮＤゲート３ＡＯに供給され、一
方、各ＡＮＤゲ−ト３４０の出力は次に続く遅延部３６
θに供給される。遅延部３５ざａは、インバータ３ｔ’
１で反転されてから、ＡＮＤゲー｝３１．０ＥＬに印加
奄れる。同様にして、線３６２上の入カビデオ・ビット
・ストリームは、反転されてから、ＡＮＤゲート３ＡＯ
ｂ，３１．Ｏｅおよび３ｔｏｇに印加される。

出力ビデオ信号は線３１．０上に出力される。そして、
この出力信号がＩｌｌ／Ｉｔになるのは、入カビクセル
・ストリームが第３３図におけるテンプレートまたは構
成要素に対応しているときだけである。

ＧＬＩＪＪコｄ（第３５図）は論理図３５６を実現する
ものであり，これには７個のステージ３Ａ！：ａ−ｇが
含まれ、その各々には遅延部．ｊ’／Ｏａ−ｇ，および
機能ユニット３ｔ２ｅ−ｇが含才れている。

また、各機能ユニット３７２にはλ個のマルチブレクサ
３７グおよび３７６が含才れている。

機能ユニット．３７．２Ｃ，３７コｄおよび，ｊｔ．２
ｆにおけるマルチプレクサＪｔｙは機能Ａ−Ｂの実行の
選択をするよう匿される。機能ユニツ｝Ｊ’７Ｚａのマ
ルチプレクサ３ク弘は機能Ａ．Ｂの実行の選択をするよ
うにされる。機能ユニット３ク２ｂ，Ｊ７．２８および
３クＪｇのマ〃チプレクサＪ？＋は機能Ａ゜丁の実行の
選択をするようにされる。全ての機能ユニット３ク２ｌ
こおけるマルチプレクサ３７６は入カビット・プレーン
を通過させる機能Ｂの実行の選択をするようにされる。

入力ビデオ・ビット・ストリームまたはビット・プレー
ンは線３７ｔ上で入力され、第／の遅延部３ｔＯａ＠よ
び第ｌの機能ユニット３７２ａのＢターミナルに印加さ
れる。各遅延部．３７０ＦＬは関連した機能ユニット３
クコのＡターミナルに結合されている。各マルチプレク
サＪ７’ｌの出力は次に続く遅延部３７０に印加される
。各マルチプレクザ３７６の出力はＢ夕一ミナルにおい
て次に続《機能ユニット．７７．２に印加される。この
ため、テンプレート整合されたイメージは、第３２図に
示されているように、原点からオフセットされて、線３
１０上で戻される。このイメージのフレームバツファ（
メモリ）２０に対する配置を訂正するため、適切なバン
操作およびスクロール操作による調整が、ソフトウエア
によってなされる。当初のビデオ信号は線３ざコ上で戻
される。

イメージ・プロセッサ／Ｏは各ビクセルが単一の２進ビ
ットで表わされるように説明されたけれども、こ叫こ開
示されている考えが、複数個のビットで各ビクセルが表
わされるグレイ・スケールのイメージ操作ζこ対して等
しく適用できることは、当業者にとって理解されうると
ころである。

これまで説明されたことは、この発明の好適な実施例で
ある。特許請求の範囲に示されているこの発明の精神お
よび様相から外れることな《、諸種の変更および修正を
することができる。

【図面の簡単な説明】

第／図は、この発明のデイジタル・イメージ・プロセッ
サを示す概略図、第２図は、この発明の幾何学的論理ユ
ニットの／枚のボードを示す概略図、第３図は、幾何学
的論理ボードのビデオ・バス・インタフェースを示す概
略図、第ダ図は、ビデオ・バス・インタフェースの出力
マルチプレクサの操作を例示する機能テーブル図、第Ｓ
図は、幾何学的論理ボードの第７の論理段階を示す概略
図、第６図は、第／段階の機能ユニットを示す概略図、
第７図は、第／段階の機能ユニット内のマルチプレクサ
の機能を例示する機能テーブル図、第ｇ図は、幾何学的
論理ユニットの機能的操作を示す論理図であって、第ｇ
Ａ図のデイジタル・ディスクによる拡張を実施するため
のもの、第ｇＡ図は、デイジタル・ディスクの構成要素
の構成図、第ｔＢ図は、第ｇ図の論理図による第コＯ図
のイメージの拡張図、第９図は、第ｇ図の論理図を実現
する幾何学的論理は、第ｔ図の論理図を実現する幾何学
的論理ユニットの構成を示す概略図、第ｉｏ図は、リン
グ状の構成要素の構成図、第／／図は、拡張されるべき
イメージ図、第／コ図は、第７０図の構成要素による第
／／図のイメージの拡張図、第７３図は，ドーナツ形状
の構成要素の構成図、第ｌｌＩ図は、３個の孔部を囲繞
する３個のパッドを示すプリント回路板の一部分のイメ
ージ図、第／Ｓ図は、第／弘図の孔部の中心のイメージ
図、第７６図は、第ｌ３図の構成要素による第７５図の
イメージの拡張図、第ｌク図は、第ｌ４ｔ図および第７
６図のイメージ間の論理差のイメージ図、第／ｊ図は，
第．２／図のデイジタル・リング構成要素によって拡張
を実施する論理図、第ｌ９図は、第／ｔ図の論理図を実
現する幾何学的論理ユニットの構成を示す概略図、第一
〇図は、単一のピクセル図，第２７図は，デイジタル・
リング構成要素の構成図、第２２図は、第／９図の論理
図による第２０図のビクセル図の拡張図、第コ３図は、
リング形状の構成要素のイメージ図、第．２グ図は、浸
食されるべきイメージ図、第２５図は、第．２３図の構
成要素によるＭコグ図のイメージの浸食の例示図、第．
２６図は、スクラッチおよびビットを含む表面のイメー
ジの例示図、第コク図は、第：２６図の論理的反転図、
第．２ｆ図は、リング形状の構成要素による第２７図の
浸食図、第２ｔ図は、第２６図および第．Ｚｔ図のイメ
ージの論理積図，第３θ図は、第．２７図のデイジタル
・リング構成要素により浸食を実施する論理図、第３７
図は、第３０図の論理図を実現する幾何学的論理ユニッ
トを示す概略図、第３２図は、第３０図の論理図による
第コ／図の構成要素の浸食図、第３３図は、値Ｏおよび
／を有するビクセルを含んでいるデイジタル・リング構
成要素またはテンプレートの構成図、第．？ｔＩ図は、
第３３図のデイジタル・リング構成要素またはテンプレ
ートにより浸食または１テンプレート整合″を実施する
論理図、第３Ｓ図は、第３ｙ図の論理図を実現する幾何
学的論理ユニットの構成を示す概略図である。 ／２・・カメラ、／グ・―Ａ／Ｄ，Ｄ／Ａ変換器，２０
−−メモリ、２２●●幾何学的論理ユニット、２’ｌ・
・演算論理ユニット、３６・・制御用マイクロプロセッ
サ、ｔｉｏ・・ディスク、４’Ａ●―ターミナル、！２
・・モニタ。 −４８７ ４８８ ４８９

Claims (1)

1. 【特許請求の範囲】 ／夫々に処理されたイメージを表わす少なくとも／個の
   順次的な信号を生成させるための夫々にマトリクス状の
   点からなるイメージを表わす少なくとも／個の順次的な
   信号を処理ずるための幾何学的論理ユニットであって：
   少なくとも１個の１＠次的な入力信号を受入れるための
   入力ポート手段； 夫々に該入力信号のｌ個に対応する少なくとも／個の遅
   延された順次的な信号を生成させるためζこ前記入力信
   号の選択されたものを遅延させるための遅延手段； 少なくとも１個の順次的な出力信号を生成させるために
   前記遅延された信号の選択されたものおよび前記入力信
   号を組合せるための手段であって，複数個の機能を遂行
   することができる機能手段および前記組合せの結果かえ
   られるように遂行されるべく前記機能の中のｌ個を選択
   するための選択手段を含んでいる前記組合せ手段；およ
   び 該出力信号を出力させるための出力ポート手段； を夫々に含んでいる複数個の順次的に結合されたステー
   ジを含んでいる幾何学的論垣ユニット。 ユ前記機能手段には少なくとも７個のマルチプレクサが
   含まれている特許請求の範囲第／項記載の幾伺学的論理
   ユニット。 ３前記マルチプレクサｌこはλ個の入力ポートが含まれ
   、前記選択手段は二個の入力に対するｌ６個の可能性の
   ある論理的機能のいずれかｌ個を選択できるようｌこさ
   れている特許請求の範囲第一項記載の幾何学的論理ユニ
   ット。 病前記論理手段は、前記遅延された信号のｔ個および前
   記入力信号の／個を受入れるため、夫々ｌこ第／および
   第コの入力ポートを有する前記マルチプレクサの２個を
   含み，前記マルチプレクサの各々は前記出力信号の／個
   を生成するようにされている特許請求の範囲第３項記載
   の幾何学的論理ユニット。 Ｓ前記論理手段には： 前記遅延された信号のｌ個および前記入力信号のｌ個を
   論理的に組合せて第／の出力信号を生成させるための第
   ｌの論理手段；および 前記ｔ個の遅延された信号および前記／個の入力信号を
   論理的に組合せて第２の出力信号を生成させるための第
   λの論理手段；が含まれている特許請求の範囲第ｌ項記
   載の幾何学的論理ユニット。 乙前記第／および第λの論理手段にはＯＲ操作のための
   手段が含まれている特許請求の範囲第５項記載の幾何学
   的論理ユニット。 ク前記第ｌおよひ第コの論理手段には、そのλ個の入力
   部ｌこおいてｌ６個の可能性のある論理機能のいずれで
   も遂行するためのマルチプレクサ手段が含まれている特
   許請求の範囲第ｊ項記載の幾何学的論理ユニット。 ｔ前記論理手段には： 前記遅延した信号の／個および前記入力信号の１個を組
   合せて第ｌの出力信号を生成させるための第／の論理手
   段；および 前記１個の入力信号を第コの出力信号として通すための
   第コの論理手段； が含才れている特許請求の範囲第／項記載の幾何学的論
   理ユニット。 デ前記第ｌの論理手段には前記／個の遅延した信号およ
   び前記１個の入力信号のＯＲ操作のための手段が含まれ
   ている特許請求の範囲第ｔ項記載の幾何学的論理ユニッ
   ト。 ／Ｏ前記第／の論理手段｛こは前記ｌ個の遅延した信号
   および前記ｔ個の入力信号のＡＮＤ操作のための手段が
   含才れている特許請求の範囲第ｇ項記載の幾何学的論理
   ユニット。 ｔ／前記第ｌの論理手段には前記／個の遅延した信号お
   よび前記１個の入力信号の中の少なくとも／個を反転さ
   せるための手段が含まれている特許請求の範囲第／０項
   記載の幾何学的論理ユニット。 ７．２前記遅延手段には； 前記順次的信号のシーケンスを累積するための保持手段
   ； 前記シーケンスの各々を１個の単位として蓄積するため
   の蓄積手段；および 前記シーケンスを前記蓄積手段から検索するための検索
   手段であって、前記シーケンスを再顔次化させる手段を
   含んでいる検索手段；が含すれている特許請求の範囲第
   ｌ項記載の幾何学的論理ユニット。 ／３．前記遅延手段ζこは： ／）前記順次信号をシフトして短かい遅延した順次信号
   を生成させるためのシフトレジスタ手段を含む短かいシ
   フト区分； ２）長いシフト区分であって： ａ）前記順欠信号のセグメントを前記シフトレジスタ手
   段から並列に周期的に読出すための手段； ｂ）前記セグメントを蓄積するための蓄積手段； Ｑ）＠記蓄積手段から前記セグメントを受入れ、前記セ
   グメントを順次化させて長い遅延した順次信号を生成さ
   せるための再順次化手段； を含む長いシフト区分；および ３）前記遅延した信号のｌ個を出゛力信号として選択す
   るための選択手段； が含まれている特許請求の範囲第ｌ項記載の幾何学的論
   理ユニット。 ｌタ夫々にイメージを表わす少なくともｌ個の出発順欠
   信号を操作して，夫々に処理されたイメージを表わす少
   なくとも／個の結果としての順次信号を生成させるため
   の方法であって、前記方法には複数個の処理シーケンス
   を通して前記出発信号を７［次に経由させることが含ま
   れ、該処理シーケンスの各々には：少なくとも／個の入
   力信号を入力ポートに供給すること； 少なくとも／個の前記入力信号を遅延させて、夫々に入
   力信号のｌ個に対応する少なくともｌ個の遅延した信号
   を生成させること；および 遅延した信号と入力信号との選択されたものを組合せて
   少なくとも１個の出力信号を生成させることであって，
   前記組合せのステップＣこは複数個の信号の組合せを遂
   行する能力を与えることおよび遂行されるべき前記組合
   せの１個を選択することを含むもの； が含まれている順次信号の生成方法。 ／＆前記遂行ステップには、遅延した信号の１個および
   入力信号の１個について論理操作を遂行することが含ま
   れている特許請求の範凹第／Ｆ項記載の方法。 ／Ａ前記遂行ステップには、２個の入力についてｌ６個
   の可能性のある論理機能の１個を選択すること、および
   、前記／個の遅延した信号と前記１個の入力信号にうい
   て前記１個の論理機能を遂行することが含すれている特
   許請求の範囲第ｌ５項記載の方法。 ／Ｚｆｍ記遂行ステップＣこは、前記遅延した信号と前
   記１個の入力信号にＯＲ操作を行なって第ｌの出力信号
   を生成させることが含まれている特許請求の範囲第／５
   項記載の方法。 ／と前記遂行ステップには、前記／個の入力信号を第コ
   の出力信号として通すことがさらに含まれている特許請
   求の範囲第７７項記載の方法。 ｌ９前記遂行ステップには、前記ｌ個の遅延した信号お
   よび前記ｌ個の入力信号にＡＮＤ操作を行なって第／の
   生成信号を生成させることが含まれている特許請求の範
   囲第ｌタ項記載の方法。 〃前記遂行ステップには、前記ｌ個の入力信号を第２の
   出力信号として通すことがさらに含すれている特許請求
   の範囲第７９項記載の方法。 ２ｌ前記遂行ステップには、前記１個の遅延した信号お
   よび前記／個の入力信号の少なくとも１個を反転させる
   ことがさらに含韮れている特許請求の範囲第／？項記載
   の方法。 ２ユ前記遅延ステップには： 前記λカノ願次信号を分割してセグメントを生成させる
   こと； 該セグメントを逐次に蓄積させること；該セグメントヲ
   検索すること；および 該セグメントを順次化させて入力順次信号に対応するシ
   フトした順次信号を生成させること； が含まれている特許請求の範囲第／グ項記載の方法。 ２Ｊ前記遅延ステップには： 前記順次信号をハードウエア装置を通して逐次ζこシフ
   トさせること； 順次信号をセグメントで蓄積させるために該ハードウエ
   ア装置の一部分からの信号を周期的に蓄積させること； 該セグメントを蓄積部から逐次Ｃこ検索すること；およ
   び 該セグメントを再履次化させて時間遅延した順次信号を
   生成させること； が含まれている特許請求の範囲第／Ｇ’項記載の方法。 評夫々に点マトリクスからなる少なくともｌ個の出発イ
   メージを処理するためのイメージ処理システムであって
   ： 夫々に出発イメージの１個を表わす少なくとも／個の第
   ７の順次信号を生成させるための順次化手段； 前記順次化手段に結合され、該第ｌの信号の選択された
   ものを時間遅延させて、夫々に前記第／の信号の／個に
   対応する少なくとも１個の遅延した順次信号を生成させ
   るための遅延手段；および 前記遅延手段および前記順欠化手段に結合され、前記遅
   延した信号および前記第ｌの信号の選択されたものに対
   する操作を行なって少なくとも１個の出力頴欠信号を生
   成させるための操作手段であって、複数個の操作を遂行
   することができる機能手段および遂行されるべき前記操
   作のｌ個を選択するためのセレクタ手段を含む前記操作
   手段； が含菫れているイメージ処理システム。 Ｊ前記機能手段にはｌ個の前記遅延信号および１個の第
   ／の信号について論理的な操作を遂行するための手段が
   含まれている特許請求の範囲第．２Ｖ項記載のイメージ
   処理システム。 ２ム前記操作手段には前記第ｌの機能手段に等しい第λ
   の機能手段がさらＣこ含箆れている特許請求の範囲第２
   ’ｌ項記載のイメージ処理システム。 コク前記第コの機能手段には前記／個の入力信号を出力
   信号として通すための手段が含まれている特許請求の範
   囲第２６項記載のイメージ処理システム。 ２ｇ前記機能手段には２個の入力に対してｌ６個の可能
   性がある論理機能の全てを遂行するための手段が含まれ
   ている特許請求の範囲第２’ｌ項記載のイメージ処理シ
   ステム。 バ前記機能手段にはマルチプレクサが含まれている特許
   請求の範囲第２ｇ項記載のイメージ処理システム。 ３θ前記遅延手段には： 前記ｊ＠次信号のセグメントを前記シフトレジスタ手段
   から並列で周期的に読出すための手段； 前記セグメントを蓄積するための蓄積手段；および 前記セグメントヲ前記蓄積手段から受入れ．前記セグメ
   ントを順次化させて長い遅延した順次信号を生成させる
   ための再順次化手段；が含咳れている特許請求の範囲第
   ２グ項記載のイメージ処理システム。 ３／夫々ｌこ点マトリクスからなる少なくとも／個のイ
   メージの処理方法であって： 夫々の点マトリクスを入力順次信号に順次化させること
   ； 少なくとも１個の前記入力Ｊ＠次信号をシフトさせて、
   シフトされた順次信号を生成させること；および 前記入力順次信号および前記遅延したノ願次信号の選択
   されたものに操作を行なって出力イメージを表わす少な
   くともｔ個の出力信号を生成させることであって、この
   操作ステップｌこは複数個の操作の遂行能力を準備する
   ことおよび遂行されるべき操作の１個を選択することが
   含まれているもの； が含まれているイメージ処理方法。 ３ユ前記操作ステップには、前記遅延した信号の１個お
   よび前記入力信号の／個に対して論理的な操作を行なっ
   て前記出力信号を生成させることが含まれている特許請
   求の範囲第３７項記載のイメージ処理方法。 ３３．前記準備ステップには、２個の／ビット入力に対
   してｌ６個の可能性のある論理操作の全てを遂行する能
   力を準備することが含まれている特許請求の範囲第３ｌ
   項記載のイメージ処理方法。 ３’Ａ前記操作ステップＣこは： 前記シフトした信号のｔ個および前記入力信号の１個ｌ
   こついてＯＲ操作を行なうこと；および 前記１個の入力信号を通すこと； が含まれている特許請求の範囲第３７項記載のイメージ
   処理方法。 ３Ｓ前記操作ステップには： 前記シフトした信号のｌ個および前記入力信号の１個に
   ついてＡＮＤ操作を行なうこと；および 前記１個の入力信号を通すこと； が含まれている特許請求の範囲第３ｌ項記載のイメージ
   処理方法。 ３ム前記ＡＮＤ操作ステップに先立ち、前記／個のシフ
   トした信号および前記／個の入力信号の中の少なくとも
   １個を反転させることがさらに含丈れている特許請求の
   範囲第３Ｓ項記載のイメージ処理方法。 ３２前記シフト操作ステップには： 前記順次信号をハードウエア装置を通して逐次にシフト
   させること； 該順欠信号をセグメントで蓄積させるためｌと該ハード
   ウエア装置の一部分から信号を周期的ｌこ蓄積させるこ
   と； 該セグメントを蓄積部から逐次に検索すること；および 該セグメンＨ−再順次化させて時間遅延した順次信号を
   生成させること； が含まれている特許請求の範囲第３／項記載のイメージ
   処理方法。 ３ｇ夫々ニ点マトリクスからなるイメージヲ表わす少な
   くとも／個の初めの順次信号を処理して，夫々に処理さ
   れたイメージを表わす少なくともｌ個の処理された順次
   信号を生成させるための幾何学的論理ユニットであって
   、前記幾何学的論理ユニットは複数個の順次に結合サレ
   タステージを含み、このステージの各々ζこは： 少なくともｌ個の順次信号を受入れるための入力ボート
   手段； 前記入力信号の選択されたものを遅延させて夫々に入力
   信号のｌ個ζこ対応する少なくとも／個の第ｌの遅延し
   た順次信号を生成させるための遅延手段； 前記遅延した信号のｌ個および前記初めの信号の１個ｌ
   こつぃて論理的なＯＲｉ作を行なって少なくともｌ個の
   出カ順次信号を生成させるための論理手段；および 該出力信号を出力させるための出カポート手段； が含まれている幾何学的論理ユニット。 ．？ｚ夫々ｔこイメージを表わす少なくとも／個の出発
   順次信号を操作して，夫々に処理されたイメージを表わ
   す少なくとも１個の結果としての順次信号を生成させる
   ための方法であって、前記方法は複数個の処理シーケン
   スを通して前記出発信号を逐次的に経由させることを含
   み、前記処理シーケンスの各々ｌこは：少なくとも／個
   の入力信号を夫々入カポートをこ供給すること； 前記入力信号の少なくともｔ個を遅延させて夫々が入力
   信号の／個に対応する少なくとも／個の遅延した信号を
   生成させること；および 遅延した信号の／個および前記出発信号の１個について
   ｉｄ理的なＯＲ操作を行なって少なくとも／個の出力順
   次信号そ生成させること；が含荻れている順次信号の生
   成方法。 ａＯ夫々に点マトリクスからなるイメージを表わす少な
   くともｌ個の初めの順欠信号を処理して、夫々に処理さ
   れたイメージを表わす少なくともｌ個の処理された順次
   信号を生成させるための幾何学的論理ユニットであって
   、前記幾何学的論理ユニットは複数個の順次に結合され
   たステージを含み、このステージの各々には： 少なくともｌ個の順次信号を受入れるための入力ボート
   手段； 前記入力信号の選択されたものを遅延させて夫々に入力
   信号の１個に対応する少なくとも１個の第／の遅延した
   順次信号を生成させるための遅延手段； 前記遅延した信号のｌ個および前記初めの信号のｆ個に
   ついて論理的なＡＮＤ操作を行なって少なくとも１個の
   出力順次信号を生成させるための論理手段；および 該出力信号を出力させるための出力ポート手段； が含まれている幾何学的論理ユニット。 ’ＩＩ前記論理手段には、前記１個の遅延した信号およ
   び前記／個の初めの信号の中の少なくとも１個を反転さ
   せるための手段がさらに含まれている特許請求の範囲第
   Ｌ／−θ項記載の幾何学的論理ユニット。 ―夫々にイメージを表わす少なくともｌ個の出発順次信
   号を操作して、夫々に処理されたイメージを表わす少な
   くとも１個の結果としての順次信号を生成させるための
   方法であって、前記方法は複数個の処理シーケンスを通
   して前記出発信号を逐次的に経由させることを含み，前
   記処理シーケンスの各々には：少なくとも／個の入力信
   号を夫々入力ボートに供胎すること； 前記入力信号の少なくとも／個を遅延させて夫々が入力
   信号の／個に対応する少なくとも／個の遅延したイ＝号
   を生成させること；および 遅延した信号のｌ個および出発信号の／個について論理
   的なＡＮＤ操作を行なって少なくとも／個の出力順次信
   号を生成させること；が含すれている顯欠信号の生成方
   法。 グユ前記／個の遅延した信号および前記ｌ個の入力信号
   の中の少なくとも１個を反転させることがさらに含まれ
   ている特許請求の範囲第グコ項記載の順次信号の生成方
   法。 鉢夫々Ｃこ点マトリクスからなる少なくとも１個の出発
   イメージを処理するためのイメージ処理システムであっ
   て； 夫々Ｃこ出発イメージの１個を表わす少なくとも１個の
   第ｌの順次信号を生成させるための順次化手段； 前記順次化手段ζこ結合され、該第ｌの信号の選択され
   たものを時間遅延させて、夫々に前記第ｌの信号の／個
   に対応する少なくともｌ個の遅延した順次信号を住成さ
   せるための遅延手段；および 前記遅延手段および前記順次化手段に結合され、前記遅
   延した信号の／個および前記第ｌの信号の／個について
   ＡＮＤ操作をして少なくとも／個の出力順次信号を生成
   させるための手段； が含荻れているイメージ処理システム。 轄夫々が点マＩ−’Ｊクスからなる少なくとも／個のイ
   メージを処理する方法であって二夫々の点マトリクスを
   入力順次信号に）＠欠化させること； 前記入力順次信号の少なくとも１個をシフトさせて、シ
   フトした順次信号を生成させること；および 前記入力順次信号および前記遅延した順次信号について
   論理的なＡＮＤ操作をして、出力イメージを表わす少な
   くとも１個の出力信号を生成させること； が含まれているイメージ処理方法。 ＩＩム前記ＡＮＤ操作ステップに先立ち、前記／個のシ
   フトした信号および前記ｌ個の入力信号の中の少なくと
   も／個を反転させることがさらに含該れている特許請求
   の範囲第ａＳ項記載のイメージ処理方法。 ≠２点マトリクスからなるイメージを表わす順次信号の
   ための遅延装置であって： 前記順次信号のシーケンスを累積させるための保持手段
   ； 前記シーケンスの各々を蓄積させるための蓄積手段； 前記蓄積手段から前記シーケンスを検索するための検索
   手段；および 前記検索したシーケンスを再頴次化させるための手段； が含すれている遅延装置。 ｌＩ＆前記保持手段には、連続的な蓄積位置を通して７
   １次データを逐次的にシフトさせるための第ｌの手段が
   含まれている特許請求の範囲第Ｆ７項記載の遅延装置。 グ９前記第ｌのシフト手段にはシフトレジスタが含まれ
   ている特許請求の範囲第ｖｇ項記載の遅延装置Ｏ ＳＯ前記再順次化手段には、連続的な記憶位置を通して
   セグメントを逐次的にシフトさせるための第コの手段が
   含まれている特許請求の範囲第ｐｇ項記載の遅延装置。 ５ｌ前記シフト手段にはシフトレジスタが含まれている
   特許請求の範囲第ＳＯ項記載の遅延装置。 Ｓ；Ｌ前記再順欠化手段には、連続的な記憶位置を通し
   てセグメントを逐次的にシフトさせるための第２の手段
   が含菫れている特許請求の範囲第ＩＩ７項記載の遅延装
   置。 Ｓ３．前記第２のシフト手段にはシフトレジスタが含す
   れている特許請求の範囲第５．２項記載の遅延装置。 評点マトリクスからなるイメージを表わス順次信号をシ
   フトさせるための方法であって：前記入力順次信号を分
   割してセグメントを生成させること； 該セグメントを逐次的ｌこ蓄積させること；該セグメン
   ［−検索すること；および 該セグメントをｊ順次化させて入方ｊ胆次信号ζこ対応
   するシフトした順次信号を生成させること； が含すれている順次信号のシフト方法。 ５Ｓ前記分割ステップには： 逐次的な蓄積位置を通して順次信号をシフトさせること
   ；および 該蓄積位置を並列に周期的６こ読出すこと；が含韮れて
   いる特許請求の範囲第５Ｆ項記載の順次信号のシフト方
   法。 Ｓム前記順次化ステップには： 逐次的な蓄積位置にセグメントを並列に周期的に書込む
   こと；および セグメントを逐次的な蓄積位置を通してシフトさせるこ
   と； が含まれている特許請求の範囲第５５項記載の順次信号
   のシフト方法。 ５２前記ｊ＠次化ステップには： 逐次的な蓄積位置にセグメントを並列に周期的に書込む
   こと；および セグメントを逐次的な蓄積位置を通してシフトさせるこ
   と： が含すれている特許請求の範囲第ｓｒｉ．項記載の順次
   信号のシフト方法。 ｓｒ点マトリクスからなるイメージを表わす順次信号の
   遅延システムであって： ／）前記順次信号を逐次的な蓄積位置を通してシフトし
   て短かい遅延した順次信号を生成させるためのシフトレ
   ジスタ手段を含む短かいシフト区分； ．２）長いシフト区分であって： ａ）前記順次信号のセグメントを前記シフトレジスタ手
   段から並列に周期的に読出すための手段； ｂ）前記セグメントを蓄積するための蓄積手段； り前記蓄積手段から前記セグメントを受入れ、前記セグ
   メントを順次化させて長い遅延した順次信号を生成させ
   るための再顔次化手段； を含む長いシフト区分；および ３）前記遅延した信号の１個を出力遅延信号として選択
   するための選択手段； が含談れている順次信号の遅延システム。 ５９前記シフトレジスタ手段にはシフトレジスタが含ま
   れている特許請求の範囲第５ｇ項記載の順次信号の遅延
   システム。 ６０前記再順次化手段ζこはシフトレジスタが含まれて
   いる特許請求の範囲第５？項記載の順次信号の遅延シス
   テム。 ６ｌ前記再順欠化手段にはシフトレジスタが含まれてい
   る特許請求の範囲第５ｔ項記載の順次信号の遅延システ
   ム。 ６ユ前記選択手段ζこはマルチプレクサが含まれている
   特許請求の範囲第Ｓｇ項記載の順次信号の遅延システム
   。 ６３．点マトリクスからなるイメージを表わす順次信号
   の時間遅延方法であって： 前記順次信号をハードウエア装置を通して逐次にシフト
   させること； 順次信号をセグメントで蓄積させるために該ハードウエ
   ア装置の一部分からの信号を周期的に蓄積させること； 該セグメントを蓄積部から逐次的Ｃこ検索すること；お
   よび 該セグメントを再順次化させて時間遅延した順次信号を
   生成させること； が含まれている順次信号の時間遅延方法。