JPS60128572A - 出力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａＪ発明の技術分野 本発明は、複数のビットマツプメモリを備え、複数のパ
ターンを出力する機能を有する出力装置に係り、特に複
数のパターンの合成が、簡単な回路で迅速に行うことが
できる出力装置に関する。

（ｂ）技術の背景 近来、各種コンピュータ及び入出力装置等に文字、記号
等のキャラクタ表示のみならず、図形等のグラフインク
出力が盛んに行われている。

このグラフインク出力においてパターンの追加。

訂正環、即ら、パターンの合成を行う場合があるが、合
成パターンの出力が迅速に行われることが望ましい。

（ｃｌ従来技術と問題点 従来、ピントパターンの合成及び複数のパターンに表現
する機能は、ホストコンピュータ等から入力されるデー
タをファームウェア（Ｆｉｒｍｗａｒｅ）に託し、各々
の表現方法により、パターンを作り替えて１画面全部の
パターンを作成して出力している。

このため処理に時間が掛り、出力されるのが遅いという
欠点があり、また制御が複雑でファームウェア等のソフ
トウェアの開発コストが大きいという欠点がある。

（ｄ１発明の目的 本発明の目的は、上記の欠点を解決する為のもので、複
数のパターンの合成が簡単な回路で迅速に行うことがで
きる出力装置を提供するにある。

ｔｅ１発明の構成 本発明は、第１のビットマツプメモリと第２のビットマ
ツプメモリとの間に演算回路を備えることを特徴とする
出力装置であり、かくすることにより目的を達成するこ
とができる。

（「）発明の実施例 以下本発明の一実施例について、第１図、第２図、第３
図（ａｌ乃至（ｐｌを参照して説明する。第１図は本発
明による実施例を示すブロック図、第２図は第１図の演
算指定の説明図、第３図（ａ）乃至（ｐ）は第２図の演
算指定によるパターン合成例の説明図である。全図を通
じて同一符号は同一対象物を示す。

第１図において、１はビットパターン発生回路、２．４
はビットマツプメモリ、３は演算回路、５はレジスタ、
６は主制御部を示す。

ビットパターン発生回路１は図示省略したホストコンピ
ュータ等から入力される指令によってビットパターンＤ
を作成して出力するものである。

ビットマツプメモリ２は例えばＩ）−ＲＡＭで構成され
、入力されたビットパターンＤによっ゛てビットパター
ンＢを描くメモリである。

演算回路３は指令された演算式指定データＣに従ってマ
ツプメモリ２及びマツプメモリ４がらのビットパターン
Ｂ、Ａを合成する為の演算を行う機能を有している。

マツプメモリ４は例えばＤ−ＲＡＭで構成され、演算回
路３の出力するビットパターンＡ或いはＦを表示出力用
ビットパターンとして保持するメモリである。

レジスタ５は例えばホストコンピュータ等がら送られて
きたデータに対応した演算式のデータをラッチし、演算
回路３に指定データＣとして指令する機能を有している
。第２図に演算式に対応する指定データの例を示してい
る。

主制御部６は各部の動作を制御する機能を有している。

このような構成及び機能を有するので、ホス（・コンピ
ュータ等からビットパターン発生回路１にパターン作成
指令が出て、まずビットパターン発注回路１によって作
成したピントパターンＤはビットマツプメモリ２に書き
込まれる。

一方、レジスタ５に第２図の１１項の式Ｆｋ＝Ｂを指定
し、主制御部６の読出し指示によってビットパターンメ
モリ２よりピントパターンＤを読み出し、主制御部６の
リードモディファイライト（Ｒｅａｄ　Ｍｏｄｉｆｙ　
Ｗｒｉｔｅ　）指示によって転送を指示する。ビットパ
ターンＡは出力されると共に転送が開始される。

転送が開始されると、演算回路３０入力にはマツプメモ
リ４の出力、即ち、ビットパターンＡとマツプメモリ２
の出力、即ち、ビットパターンＢとが入り、第２図に示
した所望の指定データＣの演算式に基いて演算され、そ
の結果のビットパターンＦを出力してビットマツプメモ
リ４に書き込まれる。そして出力して合成されたビット
パターンＦが出力される。

第３図（ａｌ乃至（ｐｌにビットパターンＡ、Ｂの合成
されたピントパターンの例を示している。

即ち、ピントパターンＡ、Ｂが第２図に列記した指定演
算式によって演算された結果をビットパターンＦａ乃至
Ｆρで示している。図中ハツチングで示す部分がパター
ンである。

例えば第３図１１Ｌ）のＦｌ＝Ａ＋Ｂの場合には合成パ
ターンば繭形の図形となる。

また第３図（ｅ）のｊｅ＝Ａ＋Ｂの場合は第３図（Ｌ）
の図形の明暗を反転させたものである。

このようにして演算回路３をマツプメモリ２゜４の間に
設けることにより、簡単な構成で迅速にパターンの合成
を行うことができ、従って制御が簡単になり、ファーム
ウェア等のソフトウェアの開発コストを減少させること
ができる。

（ｇ１発明の詳細 な説明したように本発明によれば、 ■パターンの合成指令が出てから出力するまでの時間が
短縮される。

■簡単な回路構成でパターンの合成を行うことができる
。

■ファームウェア等のソフトウェアの開発コストが少な
くて済む。

という効果がある。

【図面の簡単な説明】

第１図は本発明による実施例を示すプロ・ツク図、第２
図は第１図の演算指定の説明図、第３図＋ａｌ乃至ｆｐ
）は第２図の演算指定によるパターン合成例を示す説明
図である。 図において、１はビソトバターゾ発生回路、２゜４はビ
ットマツプメモリ、３は演算回路、５はレジスタ、６ば
主制御部を示す。 第１　図 （剣　（ｆ） （リ　（？う

Claims (1)

【特許請求の範囲】
1. ビットパターンを作成する第１のビットマツプメモリと
   、表示されるピントパターンを出力する第２のビットマ
   ツプメモリとを有し、複数のパターンの出力が可能な出
   力装置であって、前記第１のビットマツプメモリと第２
   のビットマツプメモリとの間に演算回路を備えることを
   特徴とする出力装置。