JPS60117945A - 無線通信システム - Google Patents
無線通信システムInfo
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- JPS60117945A JPS60117945A JP58225637A JP22563783A JPS60117945A JP S60117945 A JPS60117945 A JP S60117945A JP 58225637 A JP58225637 A JP 58225637A JP 22563783 A JP22563783 A JP 22563783A JP S60117945 A JPS60117945 A JP S60117945A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
- H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
- H04L27/38—Demodulator circuits; Receiver circuits
- H04L27/3818—Demodulator circuits; Receiver circuits using coherent demodulation, i.e. using one or more nominally phase synchronous carriers
- H04L27/3827—Demodulator circuits; Receiver circuits using coherent demodulation, i.e. using one or more nominally phase synchronous carriers in which the carrier is recovered using only the demodulated baseband signals
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
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-
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L27/36—Modulator circuits; Transmitter circuits
- H04L27/362—Modulation using more than one carrier, e.g. with quadrature carriers, separately amplitude modulated
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は無線通信システムに関するものである。
技術の背景
送信系より無線によってデータを送信し、受信系におい
てそのデータを復調し再生するという無線通信システム
においては、搬送波に対し、データに基づくデジタル変
調が加えられる。このデジタル変調としては従来より種
々の方式が実用に供されている。
てそのデータを復調し再生するという無線通信システム
においては、搬送波に対し、データに基づくデジタル変
調が加えられる。このデジタル変調としては従来より種
々の方式が実用に供されている。
この中に多値直交振幅変調方式（ＱＡＭ：Ｑｕａｄｒａ
ｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ
） と称されるものがある。ＱＡＭ方式の無線通信シ
ステムは、送信すべきデータの搬送波に、位相成分およ
び振幅成分について変調を加え、模式的に、データに対
応する多数の変調点を平面上に配置して送信するという
ものである。このため、一度に多量のデータを送信でき
、無線伝送路の伝送容量を大幅に増大することができる
。
ｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ
） と称されるものがある。ＱＡＭ方式の無線通信シ
ステムは、送信すべきデータの搬送波に、位相成分およ
び振幅成分について変調を加え、模式的に、データに対
応する多数の変調点を平面上に配置して送信するという
ものである。このため、一度に多量のデータを送信でき
、無線伝送路の伝送容量を大幅に増大することができる
。
従来技術と問題点
ＱＡＭ方式においては、上述のように多数の変調点が形
成され、その数は１６値、３２値、６４値、１２８値等
に及ぶ。この場合における受信系での重要な機能の１つ
として、同期検波用の基準搬送波の再生がある。この再
生搬送波は原データの復調に用いられる。
成され、その数は１６値、３２値、６４値、１２８値等
に及ぶ。この場合における受信系での重要な機能の１つ
として、同期検波用の基準搬送波の再生がある。この再
生搬送波は原データの復調に用いられる。
通常は、多値ＱＡＭ方式のうちで１６値ＱＡＭ方式が主
に採用されているが、この場合の基準搬送波の再生回路
には、従来、データから搬送波位相で必要な成分を取り
出す選択制御型搬送波再生回路と、復調データに更に変
調をかけ受信波とかけて再生搬送波を作る逆変調回路と
が−ある。しかし、前者はエラーレートが悪いときには
Ｓ／Ｎの良い搬送波を再生することが難しく、また後者
は回路構成が複雑になるという欠点がそれぞれあり、し
かも両者とも多値の数がふえるにつれζＳ／Ｎが悪くな
るという欠点があった。更に、搬送波の引込み位相が不
確定となるため差動論理処理を施すことが必要であった
。
に採用されているが、この場合の基準搬送波の再生回路
には、従来、データから搬送波位相で必要な成分を取り
出す選択制御型搬送波再生回路と、復調データに更に変
調をかけ受信波とかけて再生搬送波を作る逆変調回路と
が−ある。しかし、前者はエラーレートが悪いときには
Ｓ／Ｎの良い搬送波を再生することが難しく、また後者
は回路構成が複雑になるという欠点がそれぞれあり、し
かも両者とも多値の数がふえるにつれζＳ／Ｎが悪くな
るという欠点があった。更に、搬送波の引込み位相が不
確定となるため差動論理処理を施すことが必要であった
。
発明の目的
本発明は、上述した実情に鑑み、エラーレートに関係な
くＳ／Ｈの良い搬送波を再生し、絶対位相を得ることが
できて差動論理処理を不要にした無線通信システムを提
供することを目的とするものである。
くＳ／Ｈの良い搬送波を再生し、絶対位相を得ることが
できて差動論理処理を不要にした無線通信システムを提
供することを目的とするものである。
発明の構成
上記目的を達成するために本発明は、送信系において、
送信されるべき各ｃｈのデータを相互間にフレームスロ
ットを有するフレームに分割し、各フレームのデータを
加算してめた積算値の理想的平均値からの偏差極性をめ
、一方今までの全フレームの偏差の平均値の極性をめ、
両極性を比較し同極性のとき現在のフレームのデータを
全て反転し、反転したことを示すフラグを反転したフレ
ームのフレームスロットに挿入することによって送信ず
べきデータがら直流及びその近傍の低周波成分を抑圧ず
べ（コーディングを行い、その後搬送周波数を注入し、
一方、受信系において、復調したデータ中のフレームス
ロットのフラグにより、そのフレームの全・データを反
転して送信系におけるコープインク：前の元のデータを
得るべくデコーディングを行うようにしている。
送信されるべき各ｃｈのデータを相互間にフレームスロ
ットを有するフレームに分割し、各フレームのデータを
加算してめた積算値の理想的平均値からの偏差極性をめ
、一方今までの全フレームの偏差の平均値の極性をめ、
両極性を比較し同極性のとき現在のフレームのデータを
全て反転し、反転したことを示すフラグを反転したフレ
ームのフレームスロットに挿入することによって送信ず
べきデータがら直流及びその近傍の低周波成分を抑圧ず
べ（コーディングを行い、その後搬送周波数を注入し、
一方、受信系において、復調したデータ中のフレームス
ロットのフラグにより、そのフレームの全・データを反
転して送信系におけるコープインク：前の元のデータを
得るべくデコーディングを行うようにしている。
発明の実施例
以下図面に従って本発明に基づ＜ＱＡＭ方式の無線通信
システムの一例を説明する。
システムの一例を説明する。
第１図は６４値ＱＡＭシステムの送信系の変調器を示す
回路図である。図示しない入力段に印加されたＰＣＭ等
の例えば４５Ｍビットバー秒（ｂｐｓ）の送信データば
Ｉ （Ｉｎｐｈａｓｅ ） −ｃｌ＋ （ｃｈａｎｎｅ
ｌ ）データとＱ（口ｕａｄｒａｔｕｒｅ） −ｃ＋＋
データとからなる２つの二進データに分けられて直列／
並列・変換器（Ｓ／Ｐ）１０１にそれぞれ印加され、こ
こで並列データ信号にそれぞれ変換され、それぞれ１５
Ｍｂｐｓの各３ビツトの２系列に分けられる。このとき
クロ７クも１／３の周波数、１５Ｍｌ１ｚになる。
回路図である。図示しない入力段に印加されたＰＣＭ等
の例えば４５Ｍビットバー秒（ｂｐｓ）の送信データば
Ｉ （Ｉｎｐｈａｓｅ ） −ｃｌ＋ （ｃｈａｎｎｅ
ｌ ）データとＱ（口ｕａｄｒａｔｕｒｅ） −ｃ＋＋
データとからなる２つの二進データに分けられて直列／
並列・変換器（Ｓ／Ｐ）１０１にそれぞれ印加され、こ
こで並列データ信号にそれぞれ変換され、それぞれ１５
Ｍｂｐｓの各３ビツトの２系列に分けられる。このとき
クロ７クも１／３の周波数、１５Ｍｌ１ｚになる。
並列データ信号は次に符号器１０２に印加され、ここで
、後で詳述する直流（Ｄ Ｃ）積分制御により、後のデ
ジタル／アナログ（Ｄ／Ａ）変換後のスペクトラムの中
の直流及びその近傍の低周波成分が抑圧されるようなコ
ーディングが行われる。
、後で詳述する直流（Ｄ Ｃ）積分制御により、後のデ
ジタル／アナログ（Ｄ／Ａ）変換後のスペクトラムの中
の直流及びその近傍の低周波成分が抑圧されるようなコ
ーディングが行われる。
このコーディングに当って６チヤンネルの各々は３２ビ
ツトづつのフレームに構成される。更にここでフレーム
スロット１ビツトが付加され、合計で３３ピントのフレ
ームが作られる。
ツトづつのフレームに構成される。更にここでフレーム
スロット１ビツトが付加され、合計で３３ピントのフレ
ームが作られる。
コーディングされた各３ビツトの２系列の２進信号はデ
ジタル／アナログ・変換器（Ｄ／Ａ）１０３，１０４に
それぞれ印加され、ここでデジタル／アナログ変換され
、各々８値のアナログデータ信号からなるパルス振幅変
調（ＰＡＭ）信号が生成される。Ｄ／ＡｌＯ３，１０４
の出力は帯域制限のための低域ろ波器１０５，１０６を
経、更に一方のる波器１０５の出力のみが加算器１０７
に至る。加算器１０７及びこれと協働する直流オフセン
ト源１０８は後述するキャリア注入のためのものである
。
ジタル／アナログ・変換器（Ｄ／Ａ）１０３，１０４に
それぞれ印加され、ここでデジタル／アナログ変換され
、各々８値のアナログデータ信号からなるパルス振幅変
調（ＰＡＭ）信号が生成される。Ｄ／ＡｌＯ３，１０４
の出力は帯域制限のための低域ろ波器１０５，１０６を
経、更に一方のる波器１０５の出力のみが加算器１０７
に至る。加算器１０７及びこれと協働する直流オフセン
ト源１０８は後述するキャリア注入のためのものである
。
一方に直流オフセットＶｄｃが加えられたＰＡＭ信号は
更にミキサ１０９，１１０にそれぞれ至る。
更にミキサ１０９，１１０にそれぞれ至る。
ミキサ１０９，１１０には、π／２移相器１１１により
相互にπ／２だけ位相の異なるｃｏｓωｔ、ｓｉｎωｔ
の２つの直交した搬送波が印加され、ここで変調が行わ
れる。直交する２系列の信号はハイブリッド回路１１２
にて合成された後、中間周波増幅器１１３にて増幅され
、所定帯域の信号成分を帯域ろ波器１１４にて取り出さ
れる。
相互にπ／２だけ位相の異なるｃｏｓωｔ、ｓｉｎωｔ
の２つの直交した搬送波が印加され、ここで変調が行わ
れる。直交する２系列の信号はハイブリッド回路１１２
にて合成された後、中間周波増幅器１１３にて増幅され
、所定帯域の信号成分を帯域ろ波器１１４にて取り出さ
れる。
帯域ろ波器１１４の出力信号は、その後図示しない高周
波セクションで４ＧＩＩｚにアンプコンバートされ、高
出力送信増幅器に′て送信レベルまで増幅されアンテナ
に供給される。増幅された送信信号はアンテナから無線
伝送路を介して後述する６４値ＱＡＭシステムの受信系
に伝送される。
波セクションで４ＧＩＩｚにアンプコンバートされ、高
出力送信増幅器に′て送信レベルまで増幅されアンテナ
に供給される。増幅された送信信号はアンテナから無線
伝送路を介して後述する６４値ＱＡＭシステムの受信系
に伝送される。
第２図は６４値ＱＡＭシステムの受信系の復調器を示す
回路図である。図示しないアンテナで受信した４ＧＨｚ
の変調波は、ダウンコンバータ、低雑音増幅器、空間ダ
イパーシティ、等酒器を介して復調器の入力信号として
ハイブリッド回路２０１に印加される。ここで２系列に
分配された後、再生搬送波のｃｏｓωＬ及びｓｉｎωＬ
がミキサ２０２．２０３において乗ぜられて復調される
。この復調により得られた２系列のベースバンド受信信
号はそれぞれ低域ろ波器２０４，２０５を通り、ビット
タイミングリカバリイ （ＢＴＲ）２０６、アナログ／
デジタル・変換器（Ａ／Ｄ） ２０７ 。
回路図である。図示しないアンテナで受信した４ＧＨｚ
の変調波は、ダウンコンバータ、低雑音増幅器、空間ダ
イパーシティ、等酒器を介して復調器の入力信号として
ハイブリッド回路２０１に印加される。ここで２系列に
分配された後、再生搬送波のｃｏｓωＬ及びｓｉｎωＬ
がミキサ２０２．２０３において乗ぜられて復調される
。この復調により得られた２系列のベースバンド受信信
号はそれぞれ低域ろ波器２０４，２０５を通り、ビット
タイミングリカバリイ （ＢＴＲ）２０６、アナログ／
デジタル・変換器（Ａ／Ｄ） ２０７ 。
２０８に印加される。ＢＴＲ２０６においてはクロック
が再生され、この再生されたクロックでＡ／Ｄ２０７，
２０８においてアナログ／デジタル変換される。デジタ
ル信号は、復号器２０９においてフレーム同期がとられ
た後、送信系でコーディングされた２進信号を得、これ
を更に元の信号にデコードする。デコードされた信号は
並列／直列・変換器（Ｐ／Ｓ）２１０によって並列／直
列・変換されて４５ Ｍｂｐｓ ｘ ２の送信データが
復元される。
が再生され、この再生されたクロックでＡ／Ｄ２０７，
２０８においてアナログ／デジタル変換される。デジタ
ル信号は、復号器２０９においてフレーム同期がとられ
た後、送信系でコーディングされた２進信号を得、これ
を更に元の信号にデコードする。デコードされた信号は
並列／直列・変換器（Ｐ／Ｓ）２１０によって並列／直
列・変換されて４５ Ｍｂｐｓ ｘ ２の送信データが
復元される。
ミキサ２０２，２０３に印加される再生搬送波は、オフ
セントをかけていない側の一方のチャンネルにおける低
域ろ波器２０５の出力が常に０になるように、低域ろ波
器２１１を介して得られる低域ろ波器１０５の出力によ
って７０ＭＩＩｚ電圧制御発振器２１２を制御し、その
出力をπ／２移相器２１３によりπ／２だけ相互に位相
を異なるようにすることによって得られる。
セントをかけていない側の一方のチャンネルにおける低
域ろ波器２０５の出力が常に０になるように、低域ろ波
器２１１を介して得られる低域ろ波器１０５の出力によ
って７０ＭＩＩｚ電圧制御発振器２１２を制御し、その
出力をπ／２移相器２１３によりπ／２だけ相互に位相
を異なるようにすることによって得られる。
第３図はＩ −ｃｈデータとＱ−ｃｈデータの変調点の
分布を模式的に表わしたパターン図であり、Ｉ−ｃｈを
横軸■に、Ｑ −ｃｂを縦軸Ｑにそれぞれとって６４値
の場合について示している。同図中のＱ′は従来の一般
的な６４値ＱＡＭにおける縦軸の位置を示す。ところが
、第１図の直流オフセット源１０８によってＩ−ｃｈの
信号に直流オフセット■ｄｃが加えられているため、本
来のＱ′軸はＶｄｃだけシフトされ、実際にはＱ軸が存
在する。通常、Ｑ′軸を中心として右側の相の成分も左
側の相の成分もほぼ同確率で現われる。これは６４値の
変調点は全くランダムに発生するからである。結局、Ｑ
′軸及びＩ軸に対してランダムに変調点が発生する場合
には特定の方向に搬送波成分が現われることはない。と
ころが、強制的にＶｄｃだけオフセットをかけ、Ｑ′よ
りＱ軸ヘシフトさせると、Ｑ軸を中心として右側の相の
成分と左側の成分は、５：３というアンバランスをもっ
て現われることになり２ （５−３）の分だけ余分にレ
ベルが現われ常に漏れ搬送波が見えてくる。結局変調信
号の中に常に搬送波が立つことになる。
分布を模式的に表わしたパターン図であり、Ｉ−ｃｈを
横軸■に、Ｑ −ｃｂを縦軸Ｑにそれぞれとって６４値
の場合について示している。同図中のＱ′は従来の一般
的な６４値ＱＡＭにおける縦軸の位置を示す。ところが
、第１図の直流オフセット源１０８によってＩ−ｃｈの
信号に直流オフセット■ｄｃが加えられているため、本
来のＱ′軸はＶｄｃだけシフトされ、実際にはＱ軸が存
在する。通常、Ｑ′軸を中心として右側の相の成分も左
側の相の成分もほぼ同確率で現われる。これは６４値の
変調点は全くランダムに発生するからである。結局、Ｑ
′軸及びＩ軸に対してランダムに変調点が発生する場合
には特定の方向に搬送波成分が現われることはない。と
ころが、強制的にＶｄｃだけオフセットをかけ、Ｑ′よ
りＱ軸ヘシフトさせると、Ｑ軸を中心として右側の相の
成分と左側の成分は、５：３というアンバランスをもっ
て現われることになり２ （５−３）の分だけ余分にレ
ベルが現われ常に漏れ搬送波が見えてくる。結局変調信
号の中に常に搬送波が立つことになる。
第４図は送信系の出力のスペクトラムを示す図であり、
その横軸には周波数ｆ、縦軸には電圧■をとって示す。
その横軸には周波数ｆ、縦軸には電圧■をとって示す。
このスペクトラムは送信系の出力である変調された送信
信号を表わずが、通常は第４図中の点線で示す如くフラ
ットであり、搬送波成分は全く現われない。ところが、
上述のオフセントにより漏れ搬送波ＣＲ’が立つ。つま
り搬送波成分が、その変調された送信信号中に同時に現
われる。この場合、その漏れ搬送波の切り出しが容易に
なるように、第４図中の漏れ搬送波の近傍の信号成分が
後述のＤＣ積分制御により抑圧されている。この抑圧成
分は第２図の復調器の復号器２０９において回復される
。
信号を表わずが、通常は第４図中の点線で示す如くフラ
ットであり、搬送波成分は全く現われない。ところが、
上述のオフセントにより漏れ搬送波ＣＲ’が立つ。つま
り搬送波成分が、その変調された送信信号中に同時に現
われる。この場合、その漏れ搬送波の切り出しが容易に
なるように、第４図中の漏れ搬送波の近傍の信号成分が
後述のＤＣ積分制御により抑圧されている。この抑圧成
分は第２図の復調器の復号器２０９において回復される
。
第１図および第２図における低周波抑圧の方法とそのた
めに必要な符号器１０２でのコーディングおよび復号器
２０９でのデコーディングについて以下説明するが、こ
こでは便宜上一方のチャンネル（１’ ｃｌ＋）につい
て考える。
めに必要な符号器１０２でのコーディングおよび復号器
２０９でのデコーディングについて以下説明するが、こ
こでは便宜上一方のチャンネル（１’ ｃｌ＋）につい
て考える。
第５図においてＳ／Ｐ １０１において変換された３ピ
ント並列の２進データＤＯ，ＤＩ、Ｄ２は１５ＭＨ２の
クロックＣＬＫで符号器１０２内のエラスティックスト
ア１０２１に書き込まれる。クロックは変換率３３／３
２の周波数変換器１０２２で周波数変換され、１５．６
ＭｌＩ２のクロックＣＬＫ′になる。この１５．６Ｍ１
ｌｚのクロックＣＬＫ’は１周期のうち３２／３３は上
記エラステインクストア１０２１から読み出しを行うが
、１／３３の期間はＲＥＮ （Ｒｅａｄ Ｏｕｔ Ｅｎ
ａｂｌｅ）信号をｄｉｓａｂｌｅにすることにより読み
出しを停止する。これによりエラステインクストア１０
２１の出力にフレーム化したデータＤＡｊＡＯ、ＤＡＴ
Ａ Ｉ 、ＤＡＴＡ ２’ （第６図）が得られる。こ
の３ビツトのデータは次のＤＣ積分制御回路１０２３に
より変換された後、Ｄ／Ａ １０３により２３＝８値の
ＰＡＭ信号ＡＯυＴ （第６図）に変換される。ここで
はヅレームスロソトのデータは全て０とし、Ｄ／ＡｌＯ
３のデータＡ ＯＵＴの信号は（０００）の値にしであ
る。
ント並列の２進データＤＯ，ＤＩ、Ｄ２は１５ＭＨ２の
クロックＣＬＫで符号器１０２内のエラスティックスト
ア１０２１に書き込まれる。クロックは変換率３３／３
２の周波数変換器１０２２で周波数変換され、１５．６
ＭｌＩ２のクロックＣＬＫ′になる。この１５．６Ｍ１
ｌｚのクロックＣＬＫ’は１周期のうち３２／３３は上
記エラステインクストア１０２１から読み出しを行うが
、１／３３の期間はＲＥＮ （Ｒｅａｄ Ｏｕｔ Ｅｎ
ａｂｌｅ）信号をｄｉｓａｂｌｅにすることにより読み
出しを停止する。これによりエラステインクストア１０
２１の出力にフレーム化したデータＤＡｊＡＯ、ＤＡＴ
Ａ Ｉ 、ＤＡＴＡ ２’ （第６図）が得られる。こ
の３ビツトのデータは次のＤＣ積分制御回路１０２３に
より変換された後、Ｄ／Ａ １０３により２３＝８値の
ＰＡＭ信号ＡＯυＴ （第６図）に変換される。ここで
はヅレームスロソトのデータは全て０とし、Ｄ／ＡｌＯ
３のデータＡ ＯＵＴの信号は（０００）の値にしであ
る。
Ｄ／Ａ １０３はデータ（ＤＡＴＡＯ、ＤＡＴＡＩ 、
ＤＡＴＡ’２） −（０，０，０）〜（１、１。
ＤＡＴＡ’２） −（０，０，０）〜（１、１。
■）について８値を作り出すので、入力信号系列ＤＡＴ
ＡＩＮ（ＤＡＴＡＯ、ＤＡＴＡＩ 、ＤＡＴＡ２）は３
つまとめて０〜７の値をもつと考えられる。この３ビツ
トを１つにまとめて信号（ｘｉｊ）として次のような定
義をする。
ＡＩＮ（ＤＡＴＡＯ、ＤＡＴＡＩ 、ＤＡＴＡ２）は３
つまとめて０〜７の値をもつと考えられる。この３ビツ
トを１つにまとめて信号（ｘｉｊ）として次のような定
義をする。
ｘｉｊＨｔ番目のフレームのｊ番目のデータ（−■＜ｉ
＜＋ω、０≦ｊ≦Ｎ。
＜＋ω、０≦ｊ≦Ｎ。
０≦ｘｉｊ≦７）
但しＮはｌフレーム内のデータのスロット数で、ここで
はＮ＝３２である。
はＮ＝３２である。
Ｎ＋１；１フレーム内のタイムスロットの数（フレーム
スロットはｌビット） Ｓｉｆｔ番目のフレームのフレーム内積算値（Ｓｉン
；ＤＡＴＡｉ （ｉ＝ｏ 、１ ．２） で１と０が等
確率できたとした場合から のＳｉの偏差 Ｘ’ １ｊｉＤｃ積算制御回路により変換された出力デ
ータ系列 （０≦ｊ≦Ｎ＋１） Ｄｋｉ制御により変換されたデータ系列のに番目のフレ
ーム内積算値の偏差 （−■＜ｋ＜十〇） ＤｎＨ変換されたデータ系列のｎ番目のフレームまでの
全ての系列の平均値の偏差 ５ＧＮＳｉ； ＜Ｓｉ＞の極性（＋ｌ／−１）Ｓ Ｇ
Ｎ Ｄｎ ｉ Ｄ ｎの極性（＋１／−１）Ｃ４；（ｘ
ｉｊ）全系列に対するｉ番目のフレーム制御信号 以上の定義によりまず定性的な説明を行う。
スロットはｌビット） Ｓｉｆｔ番目のフレームのフレーム内積算値（Ｓｉン
；ＤＡＴＡｉ （ｉ＝ｏ 、１ ．２） で１と０が等
確率できたとした場合から のＳｉの偏差 Ｘ’ １ｊｉＤｃ積算制御回路により変換された出力デ
ータ系列 （０≦ｊ≦Ｎ＋１） Ｄｋｉ制御により変換されたデータ系列のに番目のフレ
ーム内積算値の偏差 （−■＜ｋ＜十〇） ＤｎＨ変換されたデータ系列のｎ番目のフレームまでの
全ての系列の平均値の偏差 ５ＧＮＳｉ； ＜Ｓｉ＞の極性（＋ｌ／−１）Ｓ Ｇ
Ｎ Ｄｎ ｉ Ｄ ｎの極性（＋１／−１）Ｃ４；（ｘ
ｉｊ）全系列に対するｉ番目のフレーム制御信号 以上の定義によりまず定性的な説明を行う。
ｘｉｊは全て０から７までの値のどれか１つをとるから
、ＤＡＴＡｉで１と０が等確率でくるとすればｘｉｊは
平均的に７ ／ ２ ＝ ３．５の値をとる。ある特定
のフレーム（ｉ番目）のデータ全てを加算した値Ｓｉが
平均値と予想される値（理想的平均値）３．５Ｘ３２に
比べて大きいか小さいかを割成し、その極性５ＧＮＳｉ
を作る。この極性５ＧＮＳｉが今まで来た全てのフレー
ムの合計の平均値の極性Ｓ Ｇ Ｎ Ｄｎと同極性の場
合は今の系列（ｘｉｊ）を全て反転し、平均値が一方に
傾かないようにする。
、ＤＡＴＡｉで１と０が等確率でくるとすればｘｉｊは
平均的に７ ／ ２ ＝ ３．５の値をとる。ある特定
のフレーム（ｉ番目）のデータ全てを加算した値Ｓｉが
平均値と予想される値（理想的平均値）３．５Ｘ３２に
比べて大きいか小さいかを割成し、その極性５ＧＮＳｉ
を作る。この極性５ＧＮＳｉが今まで来た全てのフレー
ムの合計の平均値の極性Ｓ Ｇ Ｎ Ｄｎと同極性の場
合は今の系列（ｘｉｊ）を全て反転し、平均値が一方に
傾かないようにする。
そして反転したことを示すフラグＸＦＲＭをフレームス
ロットに挿入し、受信側で元に戻せるようにしておく。
ロットに挿入し、受信側で元に戻せるようにしておく。
ここで反転／非反転を制御する信号をＣｉとし、制御さ
れた変換データ系列を（ｘ’ ｉｊ）とした。また全て
のフレームの平均値はこの変換されたデータ系列につい
て行われなければならないのでＤｋは（Ｘ’ ｉｊ）に
ついての積算値とフラグを加えたものになる。
れた変換データ系列を（ｘ’ ｉｊ）とした。また全て
のフレームの平均値はこの変換されたデータ系列につい
て行われなければならないのでＤｋは（Ｘ’ ｉｊ）に
ついての積算値とフラグを加えたものになる。
すなわち、
＜ｓｉ＞＝ｓｔ−１１２
０≦Ｓｉ≦２２４だから（Ｓｔ）は正又は負の値をとる
。また、 であり、ＸＦＩＩＭ は反転／非反転を示すために挿入
されるフラグのデータである。従って、非反転の場合、 Ｄｋ”Ｓｋ −１１２（ＸＦＲＭ＝０）反転の場合、 Ｄｋ＝１１２−ｓｓｃ＋ｘｐＲＭ となり、反転を示すフラグＸＦＲＭはいがようにも決め
ることができるが、ここではｘＦＲＭ＝ （１＋ １１
１）−７とした。
。また、 であり、ＸＦＩＩＭ は反転／非反転を示すために挿入
されるフラグのデータである。従って、非反転の場合、 Ｄｋ”Ｓｋ −１１２（ＸＦＲＭ＝０）反転の場合、 Ｄｋ＝１１２−ｓｓｃ＋ｘｐＲＭ となり、反転を示すフラグＸＦＲＭはいがようにも決め
ることができるが、ここではｘＦＲＭ＝ （１＋ １１
１）−７とした。
そしてＤｋは次の漸化式を満す。
Ｄｋ＝Ｄｋ−ｘ＋Ｄｋ
（Ｄ−＝０
すなわち、Ｄｎはｎ番目のフレームまでの全てのフレー
ム内のデータの積算値であり、反転／非反転を行わなけ
ればＤｎはｎ→■のとき発散してしまう。発散とは全て
のデータの極性が一方に偏ってしまうことであり、この
ようにならないようにＤｋは制御され、ｎ−＋■は数フ
レームで収束する。
ム内のデータの積算値であり、反転／非反転を行わなけ
ればＤｎはｎ→■のとき発散してしまう。発散とは全て
のデータの極性が一方に偏ってしまうことであり、この
ようにならないようにＤｋは制御され、ｎ−＋■は数フ
レームで収束する。
５ＧＮＳｉ＝＋、ｇｎ （Ｓ ｉ −１１２） −（１
）〜 ＳＧＮＤｉ＝ｓｇｎ （Ｄｉ） ・＝（２１第７図は上
述のＤＣ積分制御の手順を示すフローチャートであり、
この実現に当って問題となるのはフレーム内積算値ｆａ
ｘ＝ １５．６ Ｍｌｌｚと高速であるため、上式［１
） 、 （２）の演算を凡用マイクロプロセッサで実用
することが不可能であることである。
）〜 ＳＧＮＤｉ＝ｓｇｎ （Ｄｉ） ・＝（２１第７図は上
述のＤＣ積分制御の手順を示すフローチャートであり、
この実現に当って問題となるのはフレーム内積算値ｆａ
ｘ＝ １５．６ Ｍｌｌｚと高速であるため、上式［１
） 、 （２）の演算を凡用マイクロプロセッサで実用
することが不可能であることである。
従って演算回路をランダムロジックで構成しなければな
らない。
らない。
第８図はＤＣ積分制御回路の構成を示し、データ（ＤＡ
ＴＡＯ、ＤＡＴＡＩ 、ＤＡＴＡ２）はフリップフロッ
プ（ＦＦ）１０２３−１と共に積算器を構成している全
加算ｌ：１１０２３−２の入力と（３３＋α）ビットの
シフトレジスフからなるディレーバッファー０２３−３
の入力にλカされる。
ＴＡＯ、ＤＡＴＡＩ 、ＤＡＴＡ２）はフリップフロッ
プ（ＦＦ）１０２３−１と共に積算器を構成している全
加算ｌ：１１０２３−２の入力と（３３＋α）ビットの
シフトレジスフからなるディレーバッファー０２３−３
の入力にλカされる。
全加算器１０２３−２の出方には積算値を介して演算回
路（ＡＬＵ＞１０２３−５と比較器１０２３−６に入力
される。比較器１０２３−εば１１２とＳｉの大小関係
を比較し、その結果を５ＧＮＳｉとして出力する。
路（ＡＬＵ＞１０２３−５と比較器１０２３−６に入力
される。比較器１０２３−εば１１２とＳｉの大小関係
を比較し、その結果を５ＧＮＳｉとして出力する。
ＡＬＬ＋１０２３−５は制御信号Ｃ３によってＤｉ−１
、すなわち制御により変換されたデータ系列の１つの前
のフレーム内積算値の偏差とＤｉ−１すなわち１つ前ま
での変換されたデータ系列の全ての系列の平均値の偏差
とを演算する。演算命令は１５．６ Ｍ ｌｌｚのクロ
ック（ＣＬＫ’ ）をカウントする３３進カウンタ１０
２３−７の出力をデコードする命令デコーダ１０２３−
８によって作られる。
、すなわち制御により変換されたデータ系列の１つの前
のフレーム内積算値の偏差とＤｉ−１すなわち１つ前ま
での変換されたデータ系列の全ての系列の平均値の偏差
とを演算する。演算命令は１５．６ Ｍ ｌｌｚのクロ
ック（ＣＬＫ’ ）をカウントする３３進カウンタ１０
２３−７の出力をデコードする命令デコーダ１０２３−
８によって作られる。
ＡＬＵ１０２３−５の出力に得られるＤｉ−１はフリッ
プフロップ１０２３−９を介して比較器１０２３−１０
の入力に入力されると共に、次の演算のためＡＬＵ１０
２３−５の他の入力にも入力されている。比較器１０２
３−１０はＤｉ−１と０との大小関係を比較し、その結
果をＳ Ｇ Ｎ Ｄｉ−１として出力する。
プフロップ１０２３−９を介して比較器１０２３−１０
の入力に入力されると共に、次の演算のためＡＬＵ１０
２３−５の他の入力にも入力されている。比較器１０２
３−１０はＤｉ−１と０との大小関係を比較し、その結
果をＳ Ｇ Ｎ Ｄｉ−１として出力する。
上記５ＧＮＳｉとＳ Ｇ Ｎ Ｄｉ−ｔとはエクスクル
−シブオア回路（ＥＸ−ＯＲ）１０２３−１１において
排他的論理和がとられ、その出力に制御信号Ｃｉが得ら
れる。この制御信号Ｃｉは上記命令デコーダ１０２３−
８の他、反転／非反転回路１０２３−１２とフラグ挿入
回路１０２３−１３に印加され、５ＧＮＳｉとＳ Ｇ
Ｎ ｏｔ−ｉが同極性のときディレーバッファ１０２３
−３の出力ｘｉｊが反転／非反転回路１０２３−１２に
おいて反転され、フラグ挿入回路１０２３−１３におい
てフレームスロットにフラ・グＸＦＲＭが挿入される。
−シブオア回路（ＥＸ−ＯＲ）１０２３−１１において
排他的論理和がとられ、その出力に制御信号Ｃｉが得ら
れる。この制御信号Ｃｉは上記命令デコーダ１０２３−
８の他、反転／非反転回路１０２３−１２とフラグ挿入
回路１０２３−１３に印加され、５ＧＮＳｉとＳ Ｇ
Ｎ ｏｔ−ｉが同極性のときディレーバッファ１０２３
−３の出力ｘｉｊが反転／非反転回路１０２３−１２に
おいて反転され、フラグ挿入回路１０２３−１３におい
てフレームスロットにフラ・グＸＦＲＭが挿入される。
なお上記各信号のとりうる値は次の通りである。
０≦ｘｉｊ≦７
０≦Ｓｉ≦２２４
Ｄｋは反転／非反転で異なり、非反転の場合は、−１１
２≦Ｄｋ＝Ｓｋ−１１２≦１１２反転の場合は、 一１０８≦Ｄｋ＝１１６−３ｋ＝１１６従って、 一１１２≦Ｄｋ≦１１６ 以上より８ビツトの演算で必要十分なデータを取り扱え
、演算用のレジスタ、データバスは８ビツト（２’＝２
５６）にしている。
２≦Ｄｋ＝Ｓｋ−１１２≦１１２反転の場合は、 一１０８≦Ｄｋ＝１１６−３ｋ＝１１６従って、 一１１２≦Ｄｋ≦１１６ 以上より８ビツトの演算で必要十分なデータを取り扱え
、演算用のレジスタ、データバスは８ビツト（２’＝２
５６）にしている。
第９図は第８図中（７）ＡＬＵＩ ０２３−５（７）具
体的な構成を示す。
体的な構成を示す。
第８図中のカウンタ１０２３−’７の出力から作られる
タイミングパルスと制御信号Ｃｋによって命令デコーダ
１０２３−８において命令（ＩＮＳＴ）が決定され演算
部５１に演算命令を出す。このとき演算対象（オペラン
ド）は２つのレジスタ（ＲＡ 、ＲＢ） ５２．５３に
格納されている。演算結果Ｆは２つのＤｋ−を用のレジ
スタ（ＲＤ Ｋ）５４．５５に格納される。この値は必
要に応じてデータバスを介して再びＲＡ又はＲＢにスト
アされ演算される。
タイミングパルスと制御信号Ｃｋによって命令デコーダ
１０２３−８において命令（ＩＮＳＴ）が決定され演算
部５１に演算命令を出す。このとき演算対象（オペラン
ド）は２つのレジスタ（ＲＡ 、ＲＢ） ５２．５３に
格納されている。演算結果Ｆは２つのＤｋ−を用のレジ
スタ（ＲＤ Ｋ）５４．５５に格納される。この値は必
要に応じてデータバスを介して再びＲＡ又はＲＢにスト
アされ演算される。
第８図中の全加算器１０２３−２の出力であるランチ回
路１０２３−４の出力ＳｋはＳｋ用のレジスタ（Ｒ３Ｋ
）５６にストアされる。セレクタ（ＳＥＬ）５７は制御
信号Ｃｋの状態に応じて１１２又は１１６のいずれか一
方を選択する。アドレスデコーダ５８はタイミングパル
スをデコードして３−ステートバッファ （３５８ＦＲ
）５９〜６２へのイネーブル信号（Ｒ３ＫＥＮ、５ＥＬ
ＥＮ、ＦＥＮ 、ＲＤＫＥＮ）を独立に作り、イネーブ
ル信号によりデータバス（ＤＡＴＡＢＵＳ）を解放して
レジスタへの書き込み、レジスタの読み出しを行う。デ
ータバスは３−ステートコントロールされ、アドレスデ
コーダ５８からのイネーブル信号により出力が許される
とき以外は、レジスタ出力はハイインピーダンス状態に
なる。
路１０２３−４の出力ＳｋはＳｋ用のレジスタ（Ｒ３Ｋ
）５６にストアされる。セレクタ（ＳＥＬ）５７は制御
信号Ｃｋの状態に応じて１１２又は１１６のいずれか一
方を選択する。アドレスデコーダ５８はタイミングパル
スをデコードして３−ステートバッファ （３５８ＦＲ
）５９〜６２へのイネーブル信号（Ｒ３ＫＥＮ、５ＥＬ
ＥＮ、ＦＥＮ 、ＲＤＫＥＮ）を独立に作り、イネーブ
ル信号によりデータバス（ＤＡＴＡＢＵＳ）を解放して
レジスタへの書き込み、レジスタの読み出しを行う。デ
ータバスは３−ステートコントロールされ、アドレスデ
コーダ５８からのイネーブル信号により出力が許される
とき以外は、レジスタ出力はハイインピーダンス状態に
なる。
演算部５１が実行する命令（ＩＮＳＴ）は加算（ＡＤ）
’Ａ＋Ｂ、減算（ＳＢ）Ａ−Ｂ 、Ｂ−Ａの３種頬であ
る。ＲＡ５２ 、ＲＢ５３ 、ＲＤＫ５４．５５に対す
るロード（ＬＤ）、ストア（ｓＴ）はカウンタ１０２３
−７の出方をデコードしζ１７゜られるタイミングによ
り１フレームの間の決まった時間に行われる。各命令に
対するオペランド１．２の組み合せは下表の如く限定さ
れていて、そのため汎用性はなくなるが、回路の規模を
最小にし、演算時間の短縮を実現している。
’Ａ＋Ｂ、減算（ＳＢ）Ａ−Ｂ 、Ｂ−Ａの３種頬であ
る。ＲＡ５２ 、ＲＢ５３ 、ＲＤＫ５４．５５に対す
るロード（ＬＤ）、ストア（ｓＴ）はカウンタ１０２３
−７の出方をデコードしζ１７゜られるタイミングによ
り１フレームの間の決まった時間に行われる。各命令に
対するオペランド１．２の組み合せは下表の如く限定さ
れていて、そのため汎用性はなくなるが、回路の規模を
最小にし、演算時間の短縮を実現している。
なお、演算回路１０２３−５における演算の実行過程を
第１０図のフローチャー１−と第１１図のタイミングチ
ャートにそれぞれ示し、制御タイミングを第１２図に示
す。
第１０図のフローチャー１−と第１１図のタイミングチ
ャートにそれぞれ示し、制御タイミングを第１２図に示
す。
特に第１２図においては入力データ系列（ＤＡＴ Ａ
Ｉ−Ｎ）と出力データ系列（ＤＡＴＡＯＵＴ）の時間関
係を示す。（ｉ−１）番目のデータ系列（ｘｉ １ｔｊ
）は、そのフレーム内積算値５ｉ−ｔの比較器１１２の
出力Ｓ Ｇ Ｎ ５ｉ−１とその１つ前までの全フレー
ム積算値Ｓ Ｇ Ｎ Ｄｉ−２との排他的論理和によっ
て反転／非反転制御信号を作る。（ｘｉｊとＳｉ−＋は
１フレームの時間差があるので、ｃｋによって制御され
るデータば１フレーム遅延されなければ成らない。リタ
イミングをとられたＣｋのため、更に生ずる遅延を含め
（ｘｉｊｌはディレーバンファ１０２３−３で３６ビツ
ト遅らされる反転／非反転及びフラグの挿入はセレクタ
によって行われる。また、フレーム位置は、元の時間位
置を示すフレームパルス（ＦＲＭ）から新たなパルス（
ＳＧＮＬＰ＞にのりがえている。これは、ここの制御で
１フレ一ム以上、すなわち３６ビツトのデータの遅延が
あるからである。
Ｉ−Ｎ）と出力データ系列（ＤＡＴＡＯＵＴ）の時間関
係を示す。（ｉ−１）番目のデータ系列（ｘｉ １ｔｊ
）は、そのフレーム内積算値５ｉ−ｔの比較器１１２の
出力Ｓ Ｇ Ｎ ５ｉ−１とその１つ前までの全フレー
ム積算値Ｓ Ｇ Ｎ Ｄｉ−２との排他的論理和によっ
て反転／非反転制御信号を作る。（ｘｉｊとＳｉ−＋は
１フレームの時間差があるので、ｃｋによって制御され
るデータば１フレーム遅延されなければ成らない。リタ
イミングをとられたＣｋのため、更に生ずる遅延を含め
（ｘｉｊｌはディレーバンファ１０２３−３で３６ビツ
ト遅らされる反転／非反転及びフラグの挿入はセレクタ
によって行われる。また、フレーム位置は、元の時間位
置を示すフレームパルス（ＦＲＭ）から新たなパルス（
ＳＧＮＬＰ＞にのりがえている。これは、ここの制御で
１フレ一ム以上、すなわち３６ビツトのデータの遅延が
あるからである。
上述したＤＣ積分制御回路１ｏ２３による変換の具体例
を第１３図に示す。なお、点線は変換前の各フレームの
積算値、実線は変換後の各フレームの積算値をそれぞれ
示し、直流レベルＤＣ＝０に対して片側に傾いしていな
いことが判る。
を第１３図に示す。なお、点線は変換前の各フレームの
積算値、実線は変換後の各フレームの積算値をそれぞれ
示し、直流レベルＤＣ＝０に対して片側に傾いしていな
いことが判る。
発明の効果
（ｋｌ 注入搬送波の近傍の信号成分がカントされてい
るため、簡単に生成搬送波を得ることができ、１ 従来
のような複雑な回路構成を必要としない。
るため、簡単に生成搬送波を得ることができ、１ 従来
のような複雑な回路構成を必要としない。
（２） エラーレートに関係なく、従ってエラーレート
が悪いところでもＳ／Ｎのよい搬送波の再生ができ、ま
た絶対位相を得ることができるため、差動論理回路が不
要になる。
が悪いところでもＳ／Ｎのよい搬送波の再生ができ、ま
た絶対位相を得ることができるため、差動論理回路が不
要になる。
、４、図面の簡単な説明
第１図は本発明に基づ＜ＱＡＭ方式の無線通信システム
の送信系の変調器の一例を示す回路図、第２図は同シス
テムの受信系の復調器の一例を示す回路図、第３図はＩ
−ｃｈデデーとＱ−ｃｈデータの変調点の分布を模式的
に表わしたパターン図、第４図は第１図の送信系のデー
タスベグトラムを示す図、第５図は第１図中の符号器の
概略構成を示す回路図、第６図は第１図中の直列／並列
・変換後のデータと、デジタル／アナログ・変換後のデ
ータとを示す図、第７図は第５図中のＤＣ積分制御回路
における制御手順を示すフローチャート、第８図は第５
図中のＤＣ積分制御回路の具体例を示す回路図、第９図
は第８図中の演算回路の詳細を示す回路図、第１０図は
第９図の演算回路における演算フローチャート、第１１
図は第９図の演算回路における演算処理タイムチャート
、第１′２図は第８図のＤＣ積分制御回路の制御タイミ
ングチャート、及び第１３図は第８図のＤＣ積分制御回
路による変換の具体例を示す図である。
の送信系の変調器の一例を示す回路図、第２図は同シス
テムの受信系の復調器の一例を示す回路図、第３図はＩ
−ｃｈデデーとＱ−ｃｈデータの変調点の分布を模式的
に表わしたパターン図、第４図は第１図の送信系のデー
タスベグトラムを示す図、第５図は第１図中の符号器の
概略構成を示す回路図、第６図は第１図中の直列／並列
・変換後のデータと、デジタル／アナログ・変換後のデ
ータとを示す図、第７図は第５図中のＤＣ積分制御回路
における制御手順を示すフローチャート、第８図は第５
図中のＤＣ積分制御回路の具体例を示す回路図、第９図
は第８図中の演算回路の詳細を示す回路図、第１０図は
第９図の演算回路における演算フローチャート、第１１
図は第９図の演算回路における演算処理タイムチャート
、第１′２図は第８図のＤＣ積分制御回路の制御タイミ
ングチャート、及び第１３図は第８図のＤＣ積分制御回
路による変換の具体例を示す図である。
１０２・・・・・・符号器
１０７・・・・・・加算器
１０８・・・・・・直流バイアス回路
１１１・・・・・・π／２移相器
１１２・・・・・・ハイブリット回路
２０２・・・・・・ハイブリ・７ト回路２０９・・・・
・・復号器 １０２１・・・・・・シフトレジスフ １０２３・・・・・・ＤＣ積分制御回路１０２３−２・
旧・・全加算器 １０２３−５・・・・・・演算回路
・・復号器 １０２１・・・・・・シフトレジスフ １０２３・・・・・・ＤＣ積分制御回路１０２３−２・
旧・・全加算器 １０２３−５・・・・・・演算回路
Claims (1)
- 【特許請求の範囲】 １ （Ｉｎｐｈａｓｅ ） −ｃｂ （ｃｈａｎｎｅｌ
）系のデータとＱ （Ｑｕａｄｒａｔｕｒｅ） −ｃ
ｈ （ｃｈａｎｎｅｌ ）系のデータとを、相互に位相
がπ／２異なる２つの搬送波で変調したのち合成した信
号を送信する送信系と；伝送路を介して送信された前記
信号を受信し、前記１−ｃｂ系のデータを含む第１受信
信号と前記Ｑ−ｃｈ系のデータを含む第２受信信号とに
分波したのち、相互に位相がπ／２異なる２つの再生搬
送波によって復調し、元の前記データを再生する受信系
；とを備えるＱＡＭ （Ｑｕａｄｒａｔｕｒｅ Ａｍｐ
ｌｉｔｕｄｅＭｏｄｕｌａｔｉｏｎ）方式による無線通
信システムにおいて、 前記送信系は、送信されるべき各ｃｈのデータを相互間
にフレームスロットを有するフレームに分割する手段と
、各フレームのデータを加算してめた積算値の理想的平
均値からの偏差極性をめる手段と、今までの全フレーム
の偏差の平均値の極性をめる手段と、両極性を比較し同
極性のとき現在のフレームのデータを全て反転する手段
と、反転したことを示すフラグを反転したフレームの前
記フレームスロットに挿入するフラグ挿入手段により送
信するデータから直流及びその近傍の低周波成分を抑圧
すべくコーディングを行う符号器と、コーディング後搬
送周波数を注入する手段とを備え； 受信系は、復調したデータ中のフレームスロットのフラ
グによりそのフレームの全データを反転して送信系にお
けるコーディング前の元のデータを得るべくデコーディ
ングを行う復号器を備えることを特徴とする無線通信シ
ステム。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225637A JPS60117945A (ja) | 1983-11-30 | 1983-11-30 | 無線通信システム |
| CA000468397A CA1232022A (en) | 1983-11-30 | 1984-11-22 | Radio communication system |
| KR1019840007560A KR890000573B1 (ko) | 1983-11-30 | 1984-11-30 | 무선 통신 시스템 |
| DE8484114524T DE3483089D1 (de) | 1983-11-30 | 1984-11-30 | Radiouebertragungssystem. |
| EP84114524A EP0144083B1 (en) | 1983-11-30 | 1984-11-30 | Radio communication system |
| US06/693,341 US4665532A (en) | 1983-11-30 | 1985-01-22 | Radio communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225637A JPS60117945A (ja) | 1983-11-30 | 1983-11-30 | 無線通信システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60117945A true JPS60117945A (ja) | 1985-06-25 |
| JPH0516217B2 JPH0516217B2 (ja) | 1993-03-03 |
Family
ID=16832420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58225637A Granted JPS60117945A (ja) | 1983-11-30 | 1983-11-30 | 無線通信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117945A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007536879A (ja) * | 2004-05-10 | 2007-12-13 | ハリス コーポレイション | ベースバンドキャリア注入を使用したセルラ通信システム及び関連する方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5686556A (en) * | 1979-12-17 | 1981-07-14 | Fujitsu Ltd | Alarm system for opposing station |
-
1983
- 1983-11-30 JP JP58225637A patent/JPS60117945A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5686556A (en) * | 1979-12-17 | 1981-07-14 | Fujitsu Ltd | Alarm system for opposing station |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007536879A (ja) * | 2004-05-10 | 2007-12-13 | ハリス コーポレイション | ベースバンドキャリア注入を使用したセルラ通信システム及び関連する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0516217B2 (ja) | 1993-03-03 |
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