JPS60107865A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPS60107865A JPS60107865A JP58216704A JP21670483A JPS60107865A JP S60107865 A JPS60107865 A JP S60107865A JP 58216704 A JP58216704 A JP 58216704A JP 21670483 A JP21670483 A JP 21670483A JP S60107865 A JPS60107865 A JP S60107865A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は絶縁膜上にダート電極を配し、下のＳｔ基板の
ポテンシャルを制御するＭＯ８型半導体装置に関する。
ポテンシャルを制御するＭＯ８型半導体装置に関する。
この種のＭＯ８型半導体装置においては、入力インピー
ダンスが極めて高り、シかも絶縁膜（酸化膜）の厚さが
２００〜１００ＯＸと薄いため絶縁耐圧が１０〜１００
ｖと低く１摩擦等により発生する静電気によって容易に
ダート部の酸化膜（ダート酸化膜）が破壊されてしまう
。
ダンスが極めて高り、シかも絶縁膜（酸化膜）の厚さが
２００〜１００ＯＸと薄いため絶縁耐圧が１０〜１００
ｖと低く１摩擦等により発生する静電気によって容易に
ダート部の酸化膜（ダート酸化膜）が破壊されてしまう
。
従ってＭＯ８型半導体装置には、ＰＮ接合のＩＦ方方向
特性−はブレークダウン特性を利用したデート酸化膜を
保護する回路（ダート保護回路）が必ず設けられており
、ｒ−）酸化膜の破壊を防いでいる。しかしＭＯ８Ｗ半
導体装置では近年高集積化が進み、ダート酸化膜が益々
薄く、拡散層が浅くなってきており、従来のダート保護
回路では充分静電気から保護す、ることかできず、また
ダート保護回路自体が破壊してしまうなどの不都合な状
況にある。
特性−はブレークダウン特性を利用したデート酸化膜を
保護する回路（ダート保護回路）が必ず設けられており
、ｒ−）酸化膜の破壊を防いでいる。しかしＭＯ８Ｗ半
導体装置では近年高集積化が進み、ダート酸化膜が益々
薄く、拡散層が浅くなってきており、従来のダート保護
回路では充分静電気から保護す、ることかできず、また
ダート保護回路自体が破壊してしまうなどの不都合な状
況にある。
ダート保護回路の菖型的な従来例を第１図に示す。外部
端子から入った高電圧パルスは、拡散層でつくられた抵
抗部Ｒでブレークダウン或いは順方向特性により電圧が
クランプされると共に、抵抗により急峻な波形がなまら
される。
端子から入った高電圧パルスは、拡散層でつくられた抵
抗部Ｒでブレークダウン或いは順方向特性により電圧が
クランプされると共に、抵抗により急峻な波形がなまら
される。
その後ＭＯ８）ランジスタＴｘＯりＰＮ接合に入り、更
にブレークダウン電圧が低められｆ−）保護回路の能力
が増加する。これはＭＯＳ）ランゾスタＴｌのダート電
極に、低電位側の電源電圧Ｖ８Ｂが印加されているため
、 Ｓｔ基板表面での電界が増大してブレークダウン電
圧が低下するためである。ＭＯＳ ）ランジスタＴ１の
先には、保護されるべき入力ＭＯシトランジスタＴ２の
ダート電極が接続される。
にブレークダウン電圧が低められｆ−）保護回路の能力
が増加する。これはＭＯＳ）ランゾスタＴｌのダート電
極に、低電位側の電源電圧Ｖ８Ｂが印加されているため
、 Ｓｔ基板表面での電界が増大してブレークダウン電
圧が低下するためである。ＭＯＳ ）ランジスタＴ１の
先には、保護されるべき入力ＭＯシトランジスタＴ２の
ダート電極が接続される。
第２図には実際の集積回路・！ターン配置を示す。ポン
ディングパッド１からＡＩ配線を引き出し、この先で入
力部コンタクトホールＣＨを通して入力部拡散層２に接
続し、比較的長い抵抗部拡散層３を通った後ＭＯ８）ラ
ンジスタＴ１の拡散層につながり、この先で入力ＭＯ８
）ランジスタＴ２のダート電極に接続される。抵抗部Ｒ
は通常５０００〜数にΩの抵抗を用いて１〜５ｎ８の時
定数を与え、立ち上がりの鋭いパルスのピーク電圧を減
少させている。
ディングパッド１からＡＩ配線を引き出し、この先で入
力部コンタクトホールＣＨを通して入力部拡散層２に接
続し、比較的長い抵抗部拡散層３を通った後ＭＯ８）ラ
ンジスタＴ１の拡散層につながり、この先で入力ＭＯ８
）ランジスタＴ２のダート電極に接続される。抵抗部Ｒ
は通常５０００〜数にΩの抵抗を用いて１〜５ｎ８の時
定数を与え、立ち上がりの鋭いパルスのピーク電圧を減
少させている。
しかしこのような従来の技術では、微細化が進みダート
酸化膜や拡散層の深さが小さくなってきている現状では
、低電圧でダート保護回路自体が破壊してしまい、改善
が必要な状況にある。また従来の技術では、破壊メカニ
ズムが不明のためサージが印加されるダート保護回路自
体の改良は行なわれても、周辺の拡散層との関係は全く
注意が払われていなかった。このためダート保護回路を
改良しても効果が薄く、本来の静電耐圧より大幅に低い
ものとなっていた。
酸化膜や拡散層の深さが小さくなってきている現状では
、低電圧でダート保護回路自体が破壊してしまい、改善
が必要な状況にある。また従来の技術では、破壊メカニ
ズムが不明のためサージが印加されるダート保護回路自
体の改良は行なわれても、周辺の拡散層との関係は全く
注意が払われていなかった。このためダート保護回路を
改良しても効果が薄く、本来の静電耐圧より大幅に低い
ものとなっていた。
本発明は上記実情に鑑みてなされたもので、ダート保護
回路の静電耐圧を大幅に向上するととができ、静電気等
によるダート保護回路自体の破壊を防ぐことができるＭ
Ｏ８型半導体装置を提供しようとするものである。
回路の静電耐圧を大幅に向上するととができ、静電気等
によるダート保護回路自体の破壊を防ぐことができるＭ
Ｏ８型半導体装置を提供しようとするものである。
本発明は、本発明者が明らかにした破壊メカニズムに基
づき、ダート保護回路を構成している拡散層とその周辺
の拡散層との間に、基板と同電位に保つ手段を設けるこ
とにより、拡散層相互間の作用を防ぎ、ダート保護回路
の機能を著しく向上させたものである。
づき、ダート保護回路を構成している拡散層とその周辺
の拡散層との間に、基板と同電位に保つ手段を設けるこ
とにより、拡散層相互間の作用を防ぎ、ダート保護回路
の機能を著しく向上させたものである。
以下図面を参照して本発明の詳細な説明する。まず本発
明の説明に入る前に、破壊にいたるメカニズムにつき説
明しておく。以下に説明するメカニズムは本発明者が初
めて明らかにしたもので、本発明の根幹をなすものであ
る。第３図は破壊メカニズムを説明する模式図で、ダー
ト保護回路部近傍の断面を示す。図中１１はダート保護
回路部の拡散層であり、１２はダート保護回路の近くに
あってダート保護回路とは直接関係のない拡散層、１３
はＳｔ基板を示している。拡散層１１に正の電圧（■サ
ージ）が印加されると、拡散層１１はブレークダウンを
起こし、基板１３の接地点に向って大電流が流れる。こ
の時、基板抵抗によりサージ印加端子の拡散層１１付近
の基板電位は上昇し、周辺の拡散層１２が近いと拡散層
１２は順方向に／？イアスされる。拡散層１２が固定電
位に７９イアスされているか、静電容量が大きい場合に
は拡散層１２から少数キャリアが基板１３に注入され、
少数キャリアの一部はサージ印加端子１１の空乏層１４
に達し、空乏層中で加速される。この空乏層中では電界
強度が犬でおるため、大きなエネルギーを得た少数キャ
リアがＳｉ結晶に衝突して電子、正孔対を発生し、キャ
リア増倍が起きる。このだめ拡散層１１のブレークダウ
ン電流が大幅に増加し、拡散層１１の接合面が熱的に破
壊され、ダート保護回路の静電耐圧が大きく低下するこ
とになる。
明の説明に入る前に、破壊にいたるメカニズムにつき説
明しておく。以下に説明するメカニズムは本発明者が初
めて明らかにしたもので、本発明の根幹をなすものであ
る。第３図は破壊メカニズムを説明する模式図で、ダー
ト保護回路部近傍の断面を示す。図中１１はダート保護
回路部の拡散層であり、１２はダート保護回路の近くに
あってダート保護回路とは直接関係のない拡散層、１３
はＳｔ基板を示している。拡散層１１に正の電圧（■サ
ージ）が印加されると、拡散層１１はブレークダウンを
起こし、基板１３の接地点に向って大電流が流れる。こ
の時、基板抵抗によりサージ印加端子の拡散層１１付近
の基板電位は上昇し、周辺の拡散層１２が近いと拡散層
１２は順方向に／？イアスされる。拡散層１２が固定電
位に７９イアスされているか、静電容量が大きい場合に
は拡散層１２から少数キャリアが基板１３に注入され、
少数キャリアの一部はサージ印加端子１１の空乏層１４
に達し、空乏層中で加速される。この空乏層中では電界
強度が犬でおるため、大きなエネルギーを得た少数キャ
リアがＳｉ結晶に衝突して電子、正孔対を発生し、キャ
リア増倍が起きる。このだめ拡散層１１のブレークダウ
ン電流が大幅に増加し、拡散層１１の接合面が熱的に破
壊され、ダート保護回路の静電耐圧が大きく低下するこ
とになる。
第４図は近くの拡散層１２が遠くの拡散層１５と配線さ
れている場合を示゛す。νｌちサージ印加端子１ノに■
サージが印加されると、ブレークダウンが起こり基板電
位が上昇し、近くの周辺拡散層１２が順方向・々イアス
されるのは第３図の場合と同様でおる。し力・しこの場
合拡散層１２の容量が小さくとも、遠くの拡散Ｊ＠１５
と接続されていれば少数キヤ＋７７が供給される・即ち
拡散層１２の電位が上昇すると、この電位は遠く離れた
拡散層１５に伝わる。ところカニ拡散層１５の付近の基
板電位は変化していないので、拡散層１５がブレークダ
ウンを起こし拡散層１２に少数キャリアを供給し、拡散
層１２力＼ら基板１３に少数キャリアが注入さｈ−ｓこ
の一部がサージ印加拡散層１１の空乏層に達してキャリ
ア増倍を起こし、ダート保護回路の静電耐圧が低下する
。
れている場合を示゛す。νｌちサージ印加端子１ノに■
サージが印加されると、ブレークダウンが起こり基板電
位が上昇し、近くの周辺拡散層１２が順方向・々イアス
されるのは第３図の場合と同様でおる。し力・しこの場
合拡散層１２の容量が小さくとも、遠くの拡散Ｊ＠１５
と接続されていれば少数キヤ＋７７が供給される・即ち
拡散層１２の電位が上昇すると、この電位は遠く離れた
拡散層１５に伝わる。ところカニ拡散層１５の付近の基
板電位は変化していないので、拡散層１５がブレークダ
ウンを起こし拡散層１２に少数キャリアを供給し、拡散
層１２力＼ら基板１３に少数キャリアが注入さｈ−ｓこ
の一部がサージ印加拡散層１１の空乏層に達してキャリ
ア増倍を起こし、ダート保護回路の静電耐圧が低下する
。
ｅサージを印加した時は、・クイアス状態力；逆になる
、即ち拡散層１１と１２の関係−二進になるだけでメカ
ニズムは同一であり、サージ印加端子１１が破壊される
のではなく、逆ノ々イアス状態になる周辺拡散層１２が
破壊される。
、即ち拡散層１１と１２の関係−二進になるだけでメカ
ニズムは同一であり、サージ印加端子１１が破壊される
のではなく、逆ノ々イアス状態になる周辺拡散層１２が
破壊される。
このようにサージ印加端子の近くに他の拡散層があるだ
け（通常、拡散層は回路を構成するため遠くの拡散層と
接続されていたり、電源に接続されていたり或いは静電
容量が大きくなっている）で静電耐圧が本来の値より大
きく低下してしまう。−例を挙げれば、近くに拡散層が
ない状態では静電耐圧が８００〜１００ＯＶであったも
のが、近くに拡散層が配置されるだけで２００〜３００
ｖに下がってしまい、逆ノ々イアスされる拡散層が破壊
される。特に外部端子と直接接続された入力部拡散層２
０部分は、高電圧パルスがそのまま印加されるので破壊
されやすいものである。
け（通常、拡散層は回路を構成するため遠くの拡散層と
接続されていたり、電源に接続されていたり或いは静電
容量が大きくなっている）で静電耐圧が本来の値より大
きく低下してしまう。−例を挙げれば、近くに拡散層が
ない状態では静電耐圧が８００〜１００ＯＶであったも
のが、近くに拡散層が配置されるだけで２００〜３００
ｖに下がってしまい、逆ノ々イアスされる拡散層が破壊
される。特に外部端子と直接接続された入力部拡散層２
０部分は、高電圧パルスがそのまま印加されるので破壊
されやすいものである。
第５図ないし第１０図は本発明の実施例であるが、これ
は前記従来のものとは対応させた場合の例であるから、
対応個所には同一符号を付して説明を省略し、特徴とす
る点の説明を行なう。第５図に示す実施例では、ダート
保護回路のＮ＋拡散層１１とダート保護回路の近くにあ
るＮ＋壓の周辺拡散層１２との間に、基板と同導電型の
Ｐ拡散層２１を新たに設け、基板上面においてＡノ配線
等により基板と同電位に保っている。
は前記従来のものとは対応させた場合の例であるから、
対応個所には同一符号を付して説明を省略し、特徴とす
る点の説明を行なう。第５図に示す実施例では、ダート
保護回路のＮ＋拡散層１１とダート保護回路の近くにあ
るＮ＋壓の周辺拡散層１２との間に、基板と同導電型の
Ｐ拡散層２１を新たに設け、基板上面においてＡノ配線
等により基板と同電位に保っている。
これにより拡散層１１に■サージが印加されてブレクダ
ウン電流が流れても、Ｐ 拡散層２１を通して周辺拡散
層１２付近の基板電位は正規の値（接地電位）に保たれ
るため、拡散層１２付近の基板電位が上昇することなく
、拡散層１２が順方向にバイアスされることがない。従
ってダート保護回路の拡散層１１の近くに周辺拡散層１
２があっても、少数キャリア注入を引き金とする静電耐
圧の低下がなく、ｌ’−）保護回路本来の高い静電耐圧
を実現できることになり、静電耐圧を大きく改善するこ
とができる。
ウン電流が流れても、Ｐ 拡散層２１を通して周辺拡散
層１２付近の基板電位は正規の値（接地電位）に保たれ
るため、拡散層１２付近の基板電位が上昇することなく
、拡散層１２が順方向にバイアスされることがない。従
ってダート保護回路の拡散層１１の近くに周辺拡散層１
２があっても、少数キャリア注入を引き金とする静電耐
圧の低下がなく、ｌ’−）保護回路本来の高い静電耐圧
を実現できることになり、静電耐圧を大きく改善するこ
とができる。
更にこの場合はＰ拡散層２ノの不純物濃度が高いために
、この部分では少数キャリアの拡散長が短くなり、少数
キャリアがＳｔ基板１３に注入されたとしても、サージ
印加拡散層１１の空乏層１４に到達する前に大部分の少
数キャリアが再結合してしまい、安全性が更に増すもの
である。
、この部分では少数キャリアの拡散長が短くなり、少数
キャリアがＳｔ基板１３に注入されたとしても、サージ
印加拡散層１１の空乏層１４に到達する前に大部分の少
数キャリアが再結合してしまい、安全性が更に増すもの
である。
第６図、第７図はＰ拡散層を工程的に使えない場合の実
施例であり、第６図はスレッショルド電圧調整用イオン
注入層などＳｔ基板１３の不純物濃度より高いＰ′不純
物層２２を用いた場合の例、第７図はＡｌ配線等基板電
位を基板１３上面から供給する手段２３を直接Ｓｉ基板
１３に接続したものである。第７図の場合は基板とＡＩ
配線の接触面での抵抗がやや大きく、Ｐ型拡散層による
少数キャリア拡散長の低下などが期待できず、第５図の
場合と比べると幼果は若干劣るが、新規工程を何ら付は
加える必要がないという特徴を有している。
施例であり、第６図はスレッショルド電圧調整用イオン
注入層などＳｔ基板１３の不純物濃度より高いＰ′不純
物層２２を用いた場合の例、第７図はＡｌ配線等基板電
位を基板１３上面から供給する手段２３を直接Ｓｉ基板
１３に接続したものである。第７図の場合は基板とＡＩ
配線の接触面での抵抗がやや大きく、Ｐ型拡散層による
少数キャリア拡散長の低下などが期待できず、第５図の
場合と比べると幼果は若干劣るが、新規工程を何ら付は
加える必要がないという特徴を有している。
第８図ないし第１０図は上記第５図の実施例を上面図で
示したものである。図中１２１ 。
示したものである。図中１２１ 。
１２２はダート保護回路とは関係のない周辺拡散層、２
１ ｒ ２１１ １２１２は拡散層１１゜１２間のＰ拡
散層を示している。第８図はダート保護回路の周囲を８
１基板１３と同導電型のＰ＋拡散層２１で囲んだ場合、
第９図は逆に周辺拡散層１２１ ．１２２の周囲をＰ拡
散層２１１ 。
１ ｒ ２１１ １２１２は拡散層１１゜１２間のＰ拡
散層を示している。第８図はダート保護回路の周囲を８
１基板１３と同導電型のＰ＋拡散層２１で囲んだ場合、
第９図は逆に周辺拡散層１２１ ．１２２の周囲をＰ拡
散層２１１ 。
２１２で囲んだ場合である。第１０区はｒ−）保護回路
と周辺拡散層１２１，１２２の間の−＋ 部にＰ 拡散層２１を設けたものであり、ｒ−）保護回
路に近い周辺拡散層１２１ との間にＰ＋拡散層２１が
設けられる。この場合ダート保護回路と周辺拡散層との
距離が小さい所にＰ拡散層を設けることになるが、ダー
ト保護回路の入力部拡散層２（コンタクトホールＣＨ周
囲の拡散層）はサージ電圧がそのまま印加されるため特
に厳しい一状態にあり、入力部拡散層と周辺拡散層との
間にＰ拡散層２１を設けておくのが好ましい。この事は
第８図、第９図の場合にも合てはまり入力部拡散層２の
周辺拡散層１２１との間にのみＰ 拡散層を設ける、即
ち第８図の場合にはダート保護回路の入力部拡散層２の
周囲を被う（Ｐ 拡散層２１をダート保護回路の拡散層
の周囲の全てに設けず途中で切断し入力部拡散層２の付
近のみを被う；図示せず）、第９図の場合には入力部拡
散層２に近い周辺拡散層１２、の周囲だけをＰ拡散層２
１１で被い周辺拡散層１２２は被わない、様にするのも
実際的でおり効果的である。
と周辺拡散層１２１，１２２の間の−＋ 部にＰ 拡散層２１を設けたものであり、ｒ−）保護回
路に近い周辺拡散層１２１ との間にＰ＋拡散層２１が
設けられる。この場合ダート保護回路と周辺拡散層との
距離が小さい所にＰ拡散層を設けることになるが、ダー
ト保護回路の入力部拡散層２（コンタクトホールＣＨ周
囲の拡散層）はサージ電圧がそのまま印加されるため特
に厳しい一状態にあり、入力部拡散層と周辺拡散層との
間にＰ拡散層２１を設けておくのが好ましい。この事は
第８図、第９図の場合にも合てはまり入力部拡散層２の
周辺拡散層１２１との間にのみＰ 拡散層を設ける、即
ち第８図の場合にはダート保護回路の入力部拡散層２の
周囲を被う（Ｐ 拡散層２１をダート保護回路の拡散層
の周囲の全てに設けず途中で切断し入力部拡散層２の付
近のみを被う；図示せず）、第９図の場合には入力部拡
散層２に近い周辺拡散層１２、の周囲だけをＰ拡散層２
１１で被い周辺拡散層１２２は被わない、様にするのも
実際的でおり効果的である。
なお本発明は上記実施例に限られることなく種々の応用
が可能である。例えば第８図と第９図の実施例を足し合
わせた形、即ちダート保護回路及び周辺拡散層の各々の
周囲にＰ拡散層を設けるのも効果的である。また第８図
ないし第１０図では第５図のＰ＋拡散層を用いた場合を
説明したが、第６図のＰ／拡散層２２、第７図のＡｌ配
線２３を直接基板に接続する場合についても同様に実施
できるものである。
が可能である。例えば第８図と第９図の実施例を足し合
わせた形、即ちダート保護回路及び周辺拡散層の各々の
周囲にＰ拡散層を設けるのも効果的である。また第８図
ないし第１０図では第５図のＰ＋拡散層を用いた場合を
説明したが、第６図のＰ／拡散層２２、第７図のＡｌ配
線２３を直接基板に接続する場合についても同様に実施
できるものである。
以上説明した如く本発明によれば、サージ電圧が印加さ
れ得るダート保護回路の拡散層と周辺拡散層との間の少
くとも一部に、基板と同心′ｒｄ型の不純物層を設は基
板上面より基板電位を供給するかもしくは直接基板に基
板電位を供給することにより、ダート保護回路の静電耐
圧を大幅に向上することができ、静電気等によるＭＯ８
型半導体装置の破壊を防ぐことができるものである。
れ得るダート保護回路の拡散層と周辺拡散層との間の少
くとも一部に、基板と同心′ｒｄ型の不純物層を設は基
板上面より基板電位を供給するかもしくは直接基板に基
板電位を供給することにより、ダート保護回路の静電耐
圧を大幅に向上することができ、静電気等によるＭＯ８
型半導体装置の破壊を防ぐことができるものである。
第１図はｆ−）保護回路図、第２図は同回路のパターン
平面図、第３図、第４図は破壊メカニズムを説明する断
面図、第５図ないし第７図は本発明の詳細な説明する断
面図、第８図ないし第１０図は第５図の実施例の場合の
ノリーン平面図である。 １１・・・ダート保護回路の拡散層、１２・・・周辺拡
散層、１３・・・半導体基板、２１・・・Ｐ＋拡散層、
２３・・・基板電位印加手段。 出願人代理人 弁理士 鈴 江 武 彦第２図 １ 第４図 第６図 第７図 串
平面図、第３図、第４図は破壊メカニズムを説明する断
面図、第５図ないし第７図は本発明の詳細な説明する断
面図、第８図ないし第１０図は第５図の実施例の場合の
ノリーン平面図である。 １１・・・ダート保護回路の拡散層、１２・・・周辺拡
散層、１３・・・半導体基板、２１・・・Ｐ＋拡散層、
２３・・・基板電位印加手段。 出願人代理人 弁理士 鈴 江 武 彦第２図 １ 第４図 第６図 第７図 串
Claims (8)
- （１）半導体基板上に設けられたＭＯ８素子のｒ−ト保
護回路の拡散層と前記基板上に設けられた前記ダート保
護回路の周辺の拡散層との間の基板表面の少くとも一部
に、前記基板上面から基板電位を印加する手段を設けた
ことを特徴とするＭＯ８型半導体装置。 - （２）前記ダート保護回路の拡散層の周囲の略全てに前
記基板電位を印加する手段を設けたことを特徴とする特
許請求の範囲第１項に記載のＭＯ８型半導体装置。 - （３）前記ダート保護回路の周辺の拡散層の周囲の略全
てに前記基板電位を印加する手段を設けたことを特徴と
する特許請求の範囲第１項に記載のＭＯ８型半導体装置
。 - （４）前記ダート保護回路の拡散層が前記ダート保護回
路の入力部拡散層であることを特徴とする特許請求の範
囲第１項に記載のＭＯ８型半導体装置。 - （５）半導体基板上に設けられたＭＯ８素子のダート保
護回路の拡散層と前記基板上に設けられた前記ダート保
護回路の周辺の拡散層との間の基板表面の少くとも一部
に、前記基板と同導電型の不純物拡散層を設け、該拡散
層に前記基板上面から基板電位を印加するようにしたこ
とを特徴とするＭＯ８Ｏ８溝体装置。 - （６）前記ｆ−）保護回路の拡散層の周囲を略全て前記
基板と同導電型の不純物拡散層で被ったことを特徴とす
る特許請求の範囲第５項に記載のＭＯ８型半導体装置。 - （７）前記ダート保護回路の周辺の拡散層の周囲な略全
て前記基板と同導電型の不純物拡散層で被ったことを特
徴とする特許請求の範囲第５項に記載のＭＯ８型半導体
装置。 - （８）前記ダート保護回路の拡散層が前記ｙ −ト保護
回路の入力部拡散層であることを特徴とする特許請求の
範囲第５項に記載のＭＯ８型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216704A JP2537161B2 (ja) | 1983-11-17 | 1983-11-17 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216704A JP2537161B2 (ja) | 1983-11-17 | 1983-11-17 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60107865A true JPS60107865A (ja) | 1985-06-13 |
| JP2537161B2 JP2537161B2 (ja) | 1996-09-25 |
Family
ID=16692609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216704A Expired - Lifetime JP2537161B2 (ja) | 1983-11-17 | 1983-11-17 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2537161B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594265A (en) * | 1990-11-30 | 1997-01-14 | Kabushiki Kaisha Toshiba | Input protection circuit formed in a semiconductor substrate |
| US5684321A (en) * | 1994-11-10 | 1997-11-04 | Kabushiki Kaisha Toshiba | Semiconductor device having an input protection circuit |
| US5936282A (en) * | 1994-04-13 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS492437A (ja) * | 1972-04-18 | 1974-01-10 | ||
| JPS55127052A (en) * | 1980-02-16 | 1980-10-01 | Nec Corp | Field effect semiconductor device |
-
1983
- 1983-11-17 JP JP58216704A patent/JP2537161B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS492437A (ja) * | 1972-04-18 | 1974-01-10 | ||
| JPS55127052A (en) * | 1980-02-16 | 1980-10-01 | Nec Corp | Field effect semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594265A (en) * | 1990-11-30 | 1997-01-14 | Kabushiki Kaisha Toshiba | Input protection circuit formed in a semiconductor substrate |
| US5949109A (en) * | 1990-11-30 | 1999-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
| US5936282A (en) * | 1994-04-13 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
| US5684321A (en) * | 1994-11-10 | 1997-11-04 | Kabushiki Kaisha Toshiba | Semiconductor device having an input protection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2537161B2 (ja) | 1996-09-25 |
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