JPS60107167A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
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- JPS60107167A JPS60107167A JP21338283A JP21338283A JPS60107167A JP S60107167 A JPS60107167 A JP S60107167A JP 21338283 A JP21338283 A JP 21338283A JP 21338283 A JP21338283 A JP 21338283A JP S60107167 A JPS60107167 A JP S60107167A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野〕
本発明はデータ伝送装置に係り、特に計算機・プロセス
コントローラ及びＩ／１０等を結ぶ伝送システム中のＩ
／ｌ）ステーションにおいて、Ｉ１０インク７エースモ
ジユールを設け、伝送装置の制御回路の負荷を１１１３
’Ｍし、Ｉ／Ｃ１の異常箇所の発見を容易にしたデータ
伝送装置に関する。
コントローラ及びＩ／１０等を結ぶ伝送システム中のＩ
／ｌ）ステーションにおいて、Ｉ１０インク７エースモ
ジユールを設け、伝送装置の制御回路の負荷を１１１３
’Ｍし、Ｉ／Ｃ１の異常箇所の発見を容易にしたデータ
伝送装置に関する。
データ伝送システムにおけるＩ１０ステーションの従来
の構成を第１図に示す。
の構成を第１図に示す。
第１図において１が伝送′ＡＡｔ６．２〜４が伝送装置
内の各回路で２は伝送装置全体を制御する制御回路、３
は送受信データを格納するメモリ、４は他伝送装置との
送受信を行なう伝送回路、５は前結ぶコモンメモリバス
、８は丁Ａを示す。尚メモリは計９機及びプロセスコン
トローラがら直接読書きできる様にバス５及び７に接続
している。
内の各回路で２は伝送装置全体を制御する制御回路、３
は送受信データを格納するメモリ、４は他伝送装置との
送受信を行なう伝送回路、５は前結ぶコモンメモリバス
、８は丁Ａを示す。尚メモリは計９機及びプロセスコン
トローラがら直接読書きできる様にバス５及び７に接続
している。
各回路間のテーク転送は制御回路２が全て制御しており
、他伝送装置からのデータ受信時には伝逆回路４からメ
モリ３へ、又データ送信時にはメモリ３から伝送回路４
ヘデータをバス５を介して転送しそれ以外の時メモリ３
とＩｌｏ ３間のデータ入出力をバス５及び７を介して
サイクリックに行なっている。この為、伝送速度が速く
なり送受信頻度が多くなったり、伝送装置の機能を拡張
すると負荷が増大し、制御不能状態となつＶす、Ｉ／１
０の入出力時間が遅れてしまう問題がある。
、他伝送装置からのデータ受信時には伝逆回路４からメ
モリ３へ、又データ送信時にはメモリ３から伝送回路４
ヘデータをバス５を介して転送しそれ以外の時メモリ３
とＩｌｏ ３間のデータ入出力をバス５及び７を介して
サイクリックに行なっている。この為、伝送速度が速く
なり送受信頻度が多くなったり、伝送装置の機能を拡張
すると負荷が増大し、制御不能状態となつＶす、Ｉ／１
０の入出力時間が遅れてしまう問題がある。
又、Ｉｌｏの入出力制御も制御回路２で行なっている為
Ｉ／１０８に異常が発生しても伝送装置が故障している
のかＩ１０側が故障しているのかの判断が容易ではない
。更１こ同じ理由により制御回路２でＩ１０診断を行な
っても異常は検出できるが、どこが異常なのか判別する
ことが難しいと云う問題がある。
Ｉ／１０８に異常が発生しても伝送装置が故障している
のかＩ１０側が故障しているのかの判断が容易ではない
。更１こ同じ理由により制御回路２でＩ１０診断を行な
っても異常は検出できるが、どこが異常なのか判別する
ことが難しいと云う問題がある。
本発明は上記問題を解決するためになされたもので、デ
ータ伝送システムの■ρステデーョンにおいて工沖イン
タフェースモジュールを新に設ケ伝送装置の制御回路の
負荷を軽減させると共に−Ｉ１０の異常箇所の発見を容
易にしたデータ伝送装置を得ることを目的どする。
ータ伝送システムの■ρステデーョンにおいて工沖イン
タフェースモジュールを新に設ケ伝送装置の制御回路の
負荷を軽減させると共に−Ｉ１０の異常箇所の発見を容
易にしたデータ伝送装置を得ることを目的どする。
し発明の概要〕
本発明は上記目的を達成するために計算機、プロセスコ
ントローラ、および入出力装置（以下Ｉ１０ ｉｉ置）
綺にそれぞれ結合してそれ等の間の情報交換を行なうデ
ータ伝送装置において、前記Ｉ／１０装置に結合するデ
ータ伝送装置をＩ１０インタフェースモジュールを介し
て結合し、前記データ伝送装置内に設けられたメモリと
前記■ρ装置間路の負荷を軽減させると共１こＩ／１０
装置の異常箇所の発見を容易にしだデータ伝送装置であ
る。
ントローラ、および入出力装置（以下Ｉ１０ ｉｉ置）
綺にそれぞれ結合してそれ等の間の情報交換を行なうデ
ータ伝送装置において、前記Ｉ／１０装置に結合するデ
ータ伝送装置をＩ１０インタフェースモジュールを介し
て結合し、前記データ伝送装置内に設けられたメモリと
前記■ρ装置間路の負荷を軽減させると共１こＩ／１０
装置の異常箇所の発見を容易にしだデータ伝送装置であ
る。
し発明の実施例〕
以下に本発明のデータ伝送装置を実施例を用いて説明す
る。
る。
第２図に本発明のデータ伝送装置１こよるＩ１０ステー
ションの構成を示す。第１図で工１０８が直接コモンメ
モリバス７に接続していたのに対し、第２図ではコモン
メモリバス７と工１０８の間は■ρインターフェースモ
ジュール９とＩ１０バス１０で接続されている。このＩ
１０インターフェースモジュールが直接コモンメモリバ
ス７を介してメモリを読書し、Ｉｌｏを制御する。
ションの構成を示す。第１図で工１０８が直接コモンメ
モリバス７に接続していたのに対し、第２図ではコモン
メモリバス７と工１０８の間は■ρインターフェースモ
ジュール９とＩ１０バス１０で接続されている。このＩ
１０インターフェースモジュールが直接コモンメモリバ
ス７を介してメモリを読書し、Ｉｌｏを制御する。
尚、Ｉ１０バスには図示しないデータの読書きの為アド
レス信月ｌ０ＡＤＲ繋餐０．データ信号ｌ０ＤＡ、Ｔ葺
蒼０゜１沖リード信号ｌ０１１ＤＱ、■沖ライト信号ｌ
０ＷＣＯ及び■βからの応答信号ｌ０ＸＡＣＫＯがある
。又、コモンメモリバスも同様に図示しないアドレス信
号ＣＭＡＤＨ，＋餐０．データ信号ＣＭＤＡＴ％そ化メ
モリリード信号ＣＭＲＤＣＯ、メモリライト信号ＣＭＷ
ＴＣＯ及びメモリからの応答信号ＣＭＸＡＣＫＯを有す
る。
レス信月ｌ０ＡＤＲ繋餐０．データ信号ｌ０ＤＡ、Ｔ葺
蒼０゜１沖リード信号ｌ０１１ＤＱ、■沖ライト信号ｌ
０ＷＣＯ及び■βからの応答信号ｌ０ＸＡＣＫＯがある
。又、コモンメモリバスも同様に図示しないアドレス信
号ＣＭＡＤＨ，＋餐０．データ信号ＣＭＤＡＴ％そ化メ
モリリード信号ＣＭＲＤＣＯ、メモリライト信号ＣＭＷ
ＴＣＯ及びメモリからの応答信号ＣＭＸＡＣＫＯを有す
る。
第３図に■βインターフェースモジュールノ詳細力構成
図を示す。
図を示す。
１１は入出力動作の実行を示す表示回路、１２は後述す
るモード切換のだめのスイッチ、１３はメモリ３とＩ／
６８間の入出力を制御する入出力制御回路１４は後述す
る入出力指定情報が格納されているｒｔｏＭ 、 １５
は前記ＲＯＭの読出しアドレスを出力するＲＯＭアドレ
スカウンタ、］６はＩｌｏＭアドレスライン、１７及び
１８は入出力制御回路１３からＲ，０Ｍアドレスカウン
タ１５へ供給されるカウントクロック及びクリア信号、
１９はＩ１０側をチェックするためのテスト回路、２０
はｎＭｏ １４のデータ及びテスト回路１９からの■β
アドレスが出力される８ビツトの内部アドレスバス、２
１は入出力データ及びテスト回路１９からのテストデー
タが出力される１６ビツトの内部データバス、２２はコ
モンメモリバスと接続スるコモンメモリバスインターフ
ェース、２３はＲＯＭ１４内に格納されているメモリア
ドレスをラッチするメモリアドレスレジスタ、２４はＲ
ＯＭ １４内に格納されているＴ１０アドレスか又はテ
ストモード時にテスト回路１９から出力されるＴ１０ア
ドレスをラッチするＴ１０アドレスレジスタ、２５はメ
モリ３から読出したデータ又はテストモード時１こテス
ト回路１９から出力されるテストデータをラッチする出
力データレジスタ、２６はＩｌｏ １３から読出しだデ
ータをラッチする入力データレジスタ、２７はＩ１０バ
ス１０と接続スるＩ１０バスインターフェースである。
るモード切換のだめのスイッチ、１３はメモリ３とＩ／
６８間の入出力を制御する入出力制御回路１４は後述す
る入出力指定情報が格納されているｒｔｏＭ 、 １５
は前記ＲＯＭの読出しアドレスを出力するＲＯＭアドレ
スカウンタ、］６はＩｌｏＭアドレスライン、１７及び
１８は入出力制御回路１３からＲ，０Ｍアドレスカウン
タ１５へ供給されるカウントクロック及びクリア信号、
１９はＩ１０側をチェックするためのテスト回路、２０
はｎＭｏ １４のデータ及びテスト回路１９からの■β
アドレスが出力される８ビツトの内部アドレスバス、２
１は入出力データ及びテスト回路１９からのテストデー
タが出力される１６ビツトの内部データバス、２２はコ
モンメモリバスと接続スるコモンメモリバスインターフ
ェース、２３はＲＯＭ１４内に格納されているメモリア
ドレスをラッチするメモリアドレスレジスタ、２４はＲ
ＯＭ １４内に格納されているＴ１０アドレスか又はテ
ストモード時にテスト回路１９から出力されるＴ１０ア
ドレスをラッチするＴ１０アドレスレジスタ、２５はメ
モリ３から読出したデータ又はテストモード時１こテス
ト回路１９から出力されるテストデータをラッチする出
力データレジスタ、２６はＩｌｏ １３から読出しだデ
ータをラッチする入力データレジスタ、２７はＩ１０バ
ス１０と接続スるＩ１０バスインターフェースである。
更に第４図にはテスト回路１９の詳細な構成図を示す。
３０はテスト動作を制御するテスト制御回路、３１はテ
スト制御回路３０により順次出力するパルス３２をカウ
ントしてＩ／’Ｏアドレスを更新する１６ビツト出力値
のカウンタ、３３はカウンタ３１の出力値を８ビツトず
つに分割して内部アドレスライン２０に出力するバッフ
ァ、３４はスイッチ３６の状態に上りカウンタ３１の出
力値又はその反転値をテストデータとするＥｘｄｕｓ
１ｖｅ−０几回路、３５はテストデータをバス２１へ出
力するバッファである。ＲＯＭ １４にはメモリ３とＩ
ｌｏ ８間の入出力指定情報が格納されており、その情
報は１ｗｏｒｄのデータの入出力につき４Ｂｙｔｅ 必
要で第５図に示すフォーマットをとる。
スト制御回路３０により順次出力するパルス３２をカウ
ントしてＩ／’Ｏアドレスを更新する１６ビツト出力値
のカウンタ、３３はカウンタ３１の出力値を８ビツトず
つに分割して内部アドレスライン２０に出力するバッフ
ァ、３４はスイッチ３６の状態に上りカウンタ３１の出
力値又はその反転値をテストデータとするＥｘｄｕｓ
１ｖｅ−０几回路、３５はテストデータをバス２１へ出
力するバッファである。ＲＯＭ １４にはメモリ３とＩ
ｌｏ ８間の入出力指定情報が格納されており、その情
報は１ｗｏｒｄのデータの入出力につき４Ｂｙｔｅ 必
要で第５図に示すフォーマットをとる。
すなわち同図（Ａ）の様にコマンド（ＣＭＤ） 、 Ｉ
１０アドレス（ＩＯＡＤ）、メモリアドレス（ＭＡＤ）
が格納され、・コマンド（ＣＭＤ）は同図（Ｂ）に示し
た様にＲＥＡＤ 、ＷＲＩ刊。
１０アドレス（ＩＯＡＤ）、メモリアドレス（ＭＡＤ）
が格納され、・コマンド（ＣＭＤ）は同図（Ｂ）に示し
た様にＲＥＡＤ 、ＷＲＩ刊。
ＥＮＤ 、ＮＯＰを定義しておく。
以下にＩ、／Ｄインターフエ〜スモジュールノ通常時に
おけるメモリとＩ１０間の入出力動作及びテストモード
時のテスト動作につい、て説明する。
おけるメモリとＩ１０間の入出力動作及びテストモード
時のテスト動作につい、て説明する。
（１）通常時の入出力動作
第６図に通常時の入出力動作のタイムチャートを示す。
以下の説明は第３図と第６図を使用して行なう。
Ｉ１０インターフェースモジュール９が入出力動作を開
始すると入出力制御回路１３からのクロックでＲＯＭア
ドレスカウンタ１５が４つカウントアツプし、そのカウ
ント１１μがｌ（０ＭアドレスとしてＲＡＭアドレスラ
イン１６を介してＲＯＭ １４に与えられる。
始すると入出力制御回路１３からのクロックでＲＯＭア
ドレスカウンタ１５が４つカウントアツプし、そのカウ
ント１１μがｌ（０ＭアドレスとしてＲＡＭアドレスラ
イン１６を介してＲＯＭ １４に与えられる。
ＲＯＭ １４はその都度与えられたアドレスに対応する
ＲＯＭデータを内部アドレスバス２０へ出力する。
ＲＯＭデータを内部アドレスバス２０へ出力する。
ＩＬＯＭ １４から出力されるデータはコマンド（ＣＭ
Ｄ） 。
Ｄ） 。
Ｉ１０アドレス（ＩＯＡＤ） 及びメモリアドレス（Ｍ
ＡＤ）でコマンドは入出力制御回路１３、Ｉ１０アドレ
スはＩ１０アドレスレジスタ２４、メモリアドレスはメ
モリアドレスレジスタ２３にラッチされる。この後入出
力制御回路１３は読込んだコマンドに従い以下に示すＲ
ＥＡＤ、ＷＲＩＴＥ、ＦｉＮＤ 及びＮＯＰ 動作を行
１う。
ＡＤ）でコマンドは入出力制御回路１３、Ｉ１０アドレ
スはＩ１０アドレスレジスタ２４、メモリアドレスはメ
モリアドレスレジスタ２３にラッチされる。この後入出
力制御回路１３は読込んだコマンドに従い以下に示すＲ
ＥＡＤ、ＷＲＩＴＥ、ＦｉＮＤ 及びＮＯＰ 動作を行
１う。
（イ） ＲＥＡＤ動作
■１０８からデータを読出してメモリ３へ格納する動作
である。Ｉ１０パスインターフェース２７からＩ１０ア
ドレスレジスタ２４にラッチされたＩ１０アドレスが■
βバス１０のＩ／１０アドレスラインｌ０ＡＤＲＸ４０
へ出力され、次にＩ１０リード信号ｌ０ｒｔＤＯがＩ１
０バス１０へ出力される。Ｉｌｏの入力モジュールがデ
ータ及び応答信号を各々Ｉ１０データラインｌ０ＤＡＴ
簀蒼０と応答信号ラインｌ０ＸＡＣＫＯに出力すると入
出力制御回路１３は入力データレジスタ２６に入力デー
タをラッチしＩ１０バス１０への信号出力を止める。
である。Ｉ１０パスインターフェース２７からＩ１０ア
ドレスレジスタ２４にラッチされたＩ１０アドレスが■
βバス１０のＩ／１０アドレスラインｌ０ＡＤＲＸ４０
へ出力され、次にＩ１０リード信号ｌ０ｒｔＤＯがＩ１
０バス１０へ出力される。Ｉｌｏの入力モジュールがデ
ータ及び応答信号を各々Ｉ１０データラインｌ０ＤＡＴ
簀蒼０と応答信号ラインｌ０ＸＡＣＫＯに出力すると入
出力制御回路１３は入力データレジスタ２６に入力デー
タをラッチしＩ１０バス１０への信号出力を止める。
次にコモンメモリバスインターフェース２２からメモリ
アドレスレジスタ２３及び入力データレジスタ２６に格
納されているメモリアドレス及び入力データがコモンメ
モリバス７のアドレスラインＣＭＡＤＲチ剖）とＣＭＩ
’）Ａ’ｌ’＋＋０ に出力されついでメモリライト信
号ＣＭＷＴＣＯがアクティブとなる。コモンメモリバス
に接続しているメモリ３がデータを指定アドレスへ格納
し応答信号ＣＭｘ八〇ＫＯを返すと入出力制御回路１３
はコモンメモリバス７への出力を止めＲＢＡ、Ｄ 動作
が終了する。
アドレスレジスタ２３及び入力データレジスタ２６に格
納されているメモリアドレス及び入力データがコモンメ
モリバス７のアドレスラインＣＭＡＤＲチ剖）とＣＭＩ
’）Ａ’ｌ’＋＋０ に出力されついでメモリライト信
号ＣＭＷＴＣＯがアクティブとなる。コモンメモリバス
に接続しているメモリ３がデータを指定アドレスへ格納
し応答信号ＣＭｘ八〇ＫＯを返すと入出力制御回路１３
はコモンメモリバス７への出力を止めＲＢＡ、Ｄ 動作
が終了する。
（ロ） ＷＲＩＴＥ動作
メモリ３からデータを読出してＩｌｏ ｇへ出力すルＩ
ＪＪ 作である。コモンメモリバスインターフェース２
２からメモリアドレスレジスタ２３にラッチされていた
メモリアドレスがコモンメモリノくスフのアドレスライ
ンＣＭＡＤＩ（％×Ｏｆこ出力され次にメモリリード信
号ＣＭ［（ＤＣＯが出力される。メモリ３はこれニヨリ
コモンメモリパス７のデータラインＣＭＤＡＴ釜繋Ｏに
データを乗せ応云信号（Ｊ４ＸＡＣＫＯを返す。入出力
制御回路１３はＣＭＸＡＣＫＯが返るとそのデータを出
力データレジスタ２５にラッチし、コモンメモリバス７
の出力を止める。次にＩｌｏ ／Ｚスインターフエース
２７からＩ１０バス１０のアドレスラインｌ０ＡＤＲ％
卸及びデータラインｌ０ＤＡＴ−ｘ−ｖＯに各々Ｉ１０
アドレスレジスタ２４と出力データレジスタ２５に格納
している工ρアドレス及び出力データが出力され、つい
でＩ／（１ライト信号ｌ０ＷＣＯをアクティブとする。
ＪＪ 作である。コモンメモリバスインターフェース２
２からメモリアドレスレジスタ２３にラッチされていた
メモリアドレスがコモンメモリノくスフのアドレスライ
ンＣＭＡＤＩ（％×Ｏｆこ出力され次にメモリリード信
号ＣＭ［（ＤＣＯが出力される。メモリ３はこれニヨリ
コモンメモリパス７のデータラインＣＭＤＡＴ釜繋Ｏに
データを乗せ応云信号（Ｊ４ＸＡＣＫＯを返す。入出力
制御回路１３はＣＭＸＡＣＫＯが返るとそのデータを出
力データレジスタ２５にラッチし、コモンメモリバス７
の出力を止める。次にＩｌｏ ／Ｚスインターフエース
２７からＩ１０バス１０のアドレスラインｌ０ＡＤＲ％
卸及びデータラインｌ０ＤＡＴ−ｘ−ｖＯに各々Ｉ１０
アドレスレジスタ２４と出力データレジスタ２５に格納
している工ρアドレス及び出力データが出力され、つい
でＩ／（１ライト信号ｌ０ＷＣＯをアクティブとする。
Ｉ１０アドレスで指定されたＩｌｏ ８の出力モジュー
ルはデータを取込み応答信号ｌ０ＸＡ、ＣＫＯを返す。
ルはデータを取込み応答信号ｌ０ＸＡ、ＣＫＯを返す。
入出力制御回路〕３はｌ０ＸＡＣＫＯが返るとＩ１０ノ
くス１０への出力を止めＷＲＩＴＢ動作を終了する。
くス１０への出力を止めＷＲＩＴＢ動作を終了する。
（ハ） ｇＮＤ動作
入出力制御回路１３からカウンタクリア信号１８が出力
されＲＯＭアドレスカウンタ１５がクリアされる。
されＲＯＭアドレスカウンタ１５がクリアされる。
に） ＮＯＰ動作
何も動作せずアイドル状態となる。
入出力制御回路１３は前記動作のうちの１つを実行する
と一定のアイドル時間後に再びｌ（０Ｍアドレスカウン
タ１５をカウントアツプして次の４Ｂｙｔｅの情報を読
出して入出力動作を継続する。
と一定のアイドル時間後に再びｌ（０Ｍアドレスカウン
タ１５をカウントアツプして次の４Ｂｙｔｅの情報を読
出して入出力動作を継続する。
（１１）テスト動作
次にテスト動作について第３図、第４図及び第７図を使
用しぞ説明する。第３図においてスイッチ１２でテスト
モードを選択すると入出力制御回路１３は通常の入出力
動作を停止しテスト回路１９が動作を開始する。
用しぞ説明する。第３図においてスイッチ１２でテスト
モードを選択すると入出力制御回路１３は通常の入出力
動作を停止しテスト回路１９が動作を開始する。
テスト回路１９が駆動すると第４図中のテスト制御回路
３０からカウンタクロック３２が出力されカウンタ３１
をカウントアツプさせる。このカウント値はＩ１０アド
レスとなりバッファ３３から８ピツトずっ内部アドレス
バ♂２０へ出方されＩ１０アドレスレジスタ２４にラッ
チされる。又、同カウンタ出カはＥｘｃｌｕｓｉｖｅ−
ＯＲ，回路３４へ入カサレテオ＋）、スイッチ３６の０
Ｎ１０Ｆ’Ｆ により、そのままか又は反転データとな
ってバッファ３５がら内部データバス２１へ出力され、
更に出方デルタレジスタ２５にラッチされる。このテス
ト回路１９でつくられたテスト用のＩ１０アドレス及び
Ｉ１０データがＩ１０パスインターフェース２７よりＩ
１０バス１ｏのアドレス及びデータラインｌ０ＡＤＲ＋
＋Ｏとｌ０ＤＡＴ−ｉｅ＋ｏへ出力され、ついでＩ１０
ライト信号ｌ０ＷＴＣＯがアクティブとなる。このＩ１
０アドレスのｌ１０８の出力モジュールがデータを格納
して応答信号ｌ０ＸＡＣＫＯを返すが又はこのｌ０ＸＡ
ＣＫＯがタイムアウト時間に戻らなければ、テスト制御
回路３０はまたカウンタ３１をカウントアツプさせ次の
Ｉ１０アドレス１こ対して出方を行なう。
３０からカウンタクロック３２が出力されカウンタ３１
をカウントアツプさせる。このカウント値はＩ１０アド
レスとなりバッファ３３から８ピツトずっ内部アドレス
バ♂２０へ出方されＩ１０アドレスレジスタ２４にラッ
チされる。又、同カウンタ出カはＥｘｃｌｕｓｉｖｅ−
ＯＲ，回路３４へ入カサレテオ＋）、スイッチ３６の０
Ｎ１０Ｆ’Ｆ により、そのままか又は反転データとな
ってバッファ３５がら内部データバス２１へ出力され、
更に出方デルタレジスタ２５にラッチされる。このテス
ト回路１９でつくられたテスト用のＩ１０アドレス及び
Ｉ１０データがＩ１０パスインターフェース２７よりＩ
１０バス１ｏのアドレス及びデータラインｌ０ＡＤＲ＋
＋Ｏとｌ０ＤＡＴ−ｉｅ＋ｏへ出力され、ついでＩ１０
ライト信号ｌ０ＷＴＣＯがアクティブとなる。このＩ１
０アドレスのｌ１０８の出力モジュールがデータを格納
して応答信号ｌ０ＸＡＣＫＯを返すが又はこのｌ０ＸＡ
ＣＫＯがタイムアウト時間に戻らなければ、テスト制御
回路３０はまたカウンタ３１をカウントアツプさせ次の
Ｉ１０アドレス１こ対して出方を行なう。
カウンタ３１はこうして順次カウントアツプされ最終値
までカウントアツプすると次のカウントアツプで１゛０
”に戻りまた最初のＩ１０アドレスに戻る。
までカウントアツプすると次のカウントアツプで１゛０
”に戻りまた最初のＩ１０アドレスに戻る。
こうしてテスト回路は全Ｉ１０空間に対してＩ１０アド
レスか又はその反転値をサイクリックに出力し、出力モ
ジュールのデータ表示部には自モジュールのＩ１０アド
レスかその反転値が出力される。
レスか又はその反転値をサイクリックに出力し、出力モ
ジュールのデータ表示部には自モジュールのＩ１０アド
レスかその反転値が出力される。
以上説明した様にＩ１０インターフェースモジュールを
設は入出力制御を行なうことで伝送装置の制御回路の入
出力制御による負荷をなくし、伝送装置とＩ１０入出力
制仰制御分離することにより、故障箇所の発見を容易と
し、更にＩ１０インターフェースモジュール内にテスト
回路を設けることにより伝送装置とは無関係にＩ、／ｌ
）バスのチェック及びｌ１０８の全出力モジュールにつ
いて一括してその出力チェックを行なうことができる。
設は入出力制御を行なうことで伝送装置の制御回路の入
出力制御による負荷をなくし、伝送装置とＩ１０入出力
制仰制御分離することにより、故障箇所の発見を容易と
し、更にＩ１０インターフェースモジュール内にテスト
回路を設けることにより伝送装置とは無関係にＩ、／ｌ
）バスのチェック及びｌ１０８の全出力モジュールにつ
いて一括してその出力チェックを行なうことができる。
本発明Ｅこよるとデータ伝送システムにおいてＩ１０ス
テーションの伝送装置とは無関係にＩ１０インターフェ
ースモジュールがメモリとＩｌｏ 間の入出力動作）行
なう為伝送装置内の制御回路の負荷が軽減し、伝送装置
の詞速化及び機能の拡張が可能となるとともにＩ／ｌ）
の人出力が伝送装置の制御回路の負荷に影響されるとと
゛なく独立して行なうことが可能となり、また、Ｉ／１
０インターフェースモジュール内にテスト回路を付加し
伝送装置とは無関係にＩ１０側のチェックを行なうこと
ができ、異常箇所の発見を容易に行うことのできるデー
タ伝送装置を得ることができる。
テーションの伝送装置とは無関係にＩ１０インターフェ
ースモジュールがメモリとＩｌｏ 間の入出力動作）行
なう為伝送装置内の制御回路の負荷が軽減し、伝送装置
の詞速化及び機能の拡張が可能となるとともにＩ／ｌ）
の人出力が伝送装置の制御回路の負荷に影響されるとと
゛なく独立して行なうことが可能となり、また、Ｉ／１
０インターフェースモジュール内にテスト回路を付加し
伝送装置とは無関係にＩ１０側のチェックを行なうこと
ができ、異常箇所の発見を容易に行うことのできるデー
タ伝送装置を得ることができる。
第１図は従来のＩ１０ステーションの構成図、第２図は
本発明のデータ伝送装置によるＩ１０ステーションの構
成図、第３図は第２図中のＩ１０インターフェースモジ
ュールの構成図、第４図はＩ１０インターフェースモジ
ュール内のテスト回路の構成図、第５図はＲＡＭ １４
に格納される入出力指定情報のＢｙｔｅ割付とコマンド
の種類を示す図、第６図は１／１０インターフエースモ
ジユールの入出力タイミング図、第７図はＩ１０インタ
ーフェースモジュールのテストモード時のテストデータ
出力タイミング図である。 ■・・・伝送装置 ２・・・制御回路 ３・・・メモリ ４・・・伝送回路 ５・・・内部パス ６・・・伝送ケーブル７・・・コモ
ンメモリバス ８・・・ｌ１０９ ・・Ｉｌｏ インタ
フェースモジュール１０・・・■βバス １３・・・入
出力制御回路１４・・・ｒ（、ＯＭ １５・・・ＲＯＭ
アドレスカウンタ１９・・テスト回路 ２０・・・内部
アドレスバス２１・・・内部データバス ２２・・・コモンメモリバスインタフェース２３・・・
メモリアドレスレジスタ ２４・・・Ｉ１０アドレスレジスク ２５・・・出力データレジスタ ２６・・・入力データ
レジスタ２７・・・Ｉ１０バスインタフェース ３０・・・テスト制御回路 ３１・・・カウンタ３３＋
３５・・・バッファ ３４・・・ＥＸＯＲ回路（７３１
７） 代！１１人弁理士 則 近 憲 右 （ほか１名
）第４図 第５図 （Ａ） ＜Ｂ） 第６図 第７図
本発明のデータ伝送装置によるＩ１０ステーションの構
成図、第３図は第２図中のＩ１０インターフェースモジ
ュールの構成図、第４図はＩ１０インターフェースモジ
ュール内のテスト回路の構成図、第５図はＲＡＭ １４
に格納される入出力指定情報のＢｙｔｅ割付とコマンド
の種類を示す図、第６図は１／１０インターフエースモ
ジユールの入出力タイミング図、第７図はＩ１０インタ
ーフェースモジュールのテストモード時のテストデータ
出力タイミング図である。 ■・・・伝送装置 ２・・・制御回路 ３・・・メモリ ４・・・伝送回路 ５・・・内部パス ６・・・伝送ケーブル７・・・コモ
ンメモリバス ８・・・ｌ１０９ ・・Ｉｌｏ インタ
フェースモジュール１０・・・■βバス １３・・・入
出力制御回路１４・・・ｒ（、ＯＭ １５・・・ＲＯＭ
アドレスカウンタ１９・・テスト回路 ２０・・・内部
アドレスバス２１・・・内部データバス ２２・・・コモンメモリバスインタフェース２３・・・
メモリアドレスレジスタ ２４・・・Ｉ１０アドレスレジスク ２５・・・出力データレジスタ ２６・・・入力データ
レジスタ２７・・・Ｉ１０バスインタフェース ３０・・・テスト制御回路 ３１・・・カウンタ３３＋
３５・・・バッファ ３４・・・ＥＸＯＲ回路（７３１
７） 代！１１人弁理士 則 近 憲 右 （ほか１名
）第４図 第５図 （Ａ） ＜Ｂ） 第６図 第７図
Claims (2)
- （１）計算機、プロセスコントロー、う、および入出力
装置（以下Ｉ１０装置）等にそれぞれ結合してそれ等の
間の情報交換を行なうデータ伝送装置において、前記Ｉ
１０装置に結合するデータ伝送装置ｆ Ｉ１０インタフ
ェースモジュールを介して結合し、前記データ伝送装置
内ｌこ設けられたメモリと前記Ｉ／ｌ）装置間のデータ
の交換を伝送制御とは無関係に前記Ｉ１０インタフェー
スモジュールで行つ様にしたことを特徴とするデータ伝
送装置。 - （２）前記Ｉ１０インタフェースモジュールハ前記Ｉ１
０装置の全Ｉ１０アドレス空間に対してテストデータを
出力し伝送制御に無関係に前記Ｉ１０装置のチェックを
行うテスト制御回路を備えて成る前記特許請求の範囲第
１項記載のデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21338283A JPS60107167A (ja) | 1983-11-15 | 1983-11-15 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21338283A JPS60107167A (ja) | 1983-11-15 | 1983-11-15 | デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60107167A true JPS60107167A (ja) | 1985-06-12 |
Family
ID=16638271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21338283A Pending JPS60107167A (ja) | 1983-11-15 | 1983-11-15 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107167A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS646768A (en) * | 1987-06-29 | 1989-01-11 | Nikon Corp | Signal-level detection circuit |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51100653A (ja) * | 1975-03-04 | 1976-09-06 | Nippon Telegraph & Telephone | |
| JPS522133A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Connecting test control system in data communication system |
| JPS5465444A (en) * | 1977-11-04 | 1979-05-26 | Toshiba Corp | Process input/output system |
| JPS54122050A (en) * | 1978-03-15 | 1979-09-21 | Mitsubishi Electric Corp | Terminal controller |
| JPS5659337A (en) * | 1979-10-19 | 1981-05-22 | Hitachi Ltd | Data processing system |
| JPS56119559A (en) * | 1980-02-26 | 1981-09-19 | Nec Corp | Communication control device |
| JPS57178535A (en) * | 1981-04-29 | 1982-11-02 | Mitsubishi Electric Corp | Process signal input equipment |
| JPS5816337A (ja) * | 1981-07-22 | 1983-01-31 | Hitachi Ltd | プラント情報伝送システム |
-
1983
- 1983-11-15 JP JP21338283A patent/JPS60107167A/ja active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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