JPS6010392A - 網かけパタ−ン発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画情報に網かけを行うための網かけパターン発
生装置に関する。

〔従来技術〕

ワードプロセッサ等の画情報処理装置では、記録あるい
は表示される画情報の特定部分を強調するために、その
部分に網かけを行う機能を備えたものが存在する。

このような画情報処理装置では、■固定された網かけイ
メージをパターンとして予め登録しておきこれを利−用
するか、■網かけの要求があった時点で演算等の方法で
このイメージを作成し、これを記録側の装置に蓄えた後
、網かけ処理を行っていた。

このため、前者では網かけイメージが１種類ないし数種
類に固定されており、自由に白黒画素の比率を変えるこ
とができなかった。また後者では、網かけの要求があっ
てからこれが実行されるまでの実行速度が遅いばかりで
なく、処理回路やイメージ記憶用のメモリを必要とし、
装置が高価となるという欠点があった。

〔発明の目的〕

本発明はこのような事情に鑑み、各種の網かけパターン
を自在に発生させることのできる網かけパターン発生装
置を提供することをその目的とする。

〔発明の構成〕

本発明では、第１図に原理的に示すように主走査方向に
繰り返される網かけの構成要素としてのビットパターン
１１を登録する基本パターンメモリ１２と、イネーブル
信号１３によってビットパターン１１をセットし水平同
期クロック１４によってこれをシフトさせるシフトレジ
スタ１５と、主走査方向におけるこのビットパターン１
１の繰り返し周期を定める定数１６をラッチする主走査
定数ラッチ１７と、この定数１６をプリセットし、シフ
トレジスタ１５のシフト完了ごとに発生するシフト完了
信号１８の計数を行う主走査線繰り返しカウンタ１９と
、副走査方向におけるビットパターン１１の繰り返し周
期を定める定数２１をラッチする副走査定数ラッチ２２
と、この定数２１をプリセットし、垂直同期クロック２
３が発生ずるたびにこれを計数する副走査線繰り返しカ
ウンタ２４と、副走査線繰り返しカウンタ２４が所定の
計数値を計数するたびに出力されるイネーブル信号２５
とシフトレジスタ１５の出力２６との論理積をとり、網
かけパターンを線順次走査した形でこれを表わした白黒
パターン２７を出力する論理回路２８と、網かけパター
ンの種類等を設定するためのデータ２９を入力しこれら
を解読して基本パターンメモリ１２等に供給する演算制
御手段３１とを網かけパターン発生装置に具備させる。

そして第２図に示すようにオアゲート３２を使って白黒
パターン２７を他のイメージ情報３３と重ね合わせ、網
かけの行われた混合イメージ情報３４を作成する。

第３図および第４図は、文字「あ」を表わしたイメージ
情報に網かけを行った混合イメージ情報を表わしたもの
で、第３図では面積比１２．５％の網かけが、また第４
図では面積比３．１２５％の網かけが行われている。こ
れらの場合のビットパターンは同一であり、２種類の定
数１６．２１を変化させているが、ビットパターンを変
化させることで網かけパターンに更に多様性をもたせる
ことができる。

〔実施例〕

以下実施例につき本発明の詳細な説明する。

第５図はプリンタに組み込まれた網かけパターン発生装
置の要部を表わしたものである。この網かけパターン発
生装置はＣＰＵ　（中央処理装置）４１を搭載しており
、図示しないホストコンピュータから送られてきた人力
データ４２がＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ
−Ｏｕｔ）メモリ４３を経てＣＰＵ４１に供給されるよ
うになっている。ＣＰＵ４１のデータバス４４には、所
定のプログラムを格納した図示しないＲＯＭ　（！Ｊ−
ド・オンリ・メモリ）の他、ビットパターンを記憶する
パターンメモリ４６、副走査定数ラッチ４７、副走査カ
ウンタ４８、主走査定数ラッチ４９、アンドゲート５１
その他プリンタの他の仕事を行うためのワーキングエリ
ア５２が接続されている。

副走査定数ラッチ４７にラッチされた定数５３は、副走
査線繰り返しカウンタ５４にプリセットされ、垂直（副
走査）同期クロック６５によって数値零から１ずつ加算
されるようになっている。

そして定数５３まで４数されると零に復帰する。

副走査線繰り返しカウンタ５４の内容が零になるごとに
出力されるイネーブル信号５７でアンドゲート５８が開
かれ、パターンメモリ４６に記憶されたビットパターン
５９がシフトレジスタ５５にセットされるようになって
いる。シフトレジスタ５５にセットされたビットパター
ンは、水平同期クロック６１に同期してシリアルに読み
出され、２人力アンドゲート６２の入力端に供給される
ようになっている。

一方、主走査定数ラッチ４９にラッチされた定数６３は
、主走査線繰り返しカウンタ６４にプリセットされる。

主走査線繰り返しカウンタ６４にはシフトレジスタ５５
からシフト完了信号５６が供給されるようになっており
、数値零から定数６３まで繰り返し加算が行われるよう
になっている。主走査線繰り返しカウンタ６４の内容が
零になるごとにイネーブル信号６６が出力され、そのン 該配する副走査位置でアンドゲート６２が開かれる。゛
この副走査位置で、シリアルなビットパターン６７が他
の２人力アンドゲート５１に入力されることになる。ア
ンドゲート５１にはデータバス４４から網かけ指示の有
無を表わした網かけ信号６８が供給されるようになって
いる。網かけ信号６８がＨ（ハイ）レベルとなり網かけ
が指示されると、アンドゲート５１から網かけのための
白黒パターン６９が出力されることになる。

この装置の具体的な動作を第６図に示す網かけ後の混合
イメージ情報７１を例にとり説明する。

図に示した混合イメージ情報７１は、１文字分のイメー
ジエリアを４１Ｘ４１ドツトで構成したもので、２４Ｘ
２４ドツトで構成された文字「あ」を元となるイメージ
情報とし、これに網かけを行ったものである。網かけは
主走査方向（図で横方向）に８ビツトに１ビツトの割合
で行い、副走査方向に８ラインに１ラインの割合で行っ
ている。

網かけの面積比は、全体のドツト数に対する網かけの黒
ビットの割合でまり、１．５６％である。

さてプリンタには印字の開始に先立って人力データ４２
が供給され、ＦＩＦＯメモリ４３に格納される。人力デ
ータ４２は第７図に示すように、網かけ指示符号ＤＩ　
、網かけのためのピットツマターンＤ２、主走査線繰り
返し周期データＤ３および副走査線繰り返し周期データ
Ｄ、から構成される。ＦＩＦＯメモリ４３では人力（Ｉ
Ｎ）された人力データ４２がその入力順に出力（ＯＵＴ
）されるようになっている。

プリンタの初期化が行われるとき、副走査カウンタ４８
はまずその内容が零にイニシャライズされる。副走査カ
ウンタ４８の内容が零であれば（第８図ステップ■、Ｙ
ＥＳ）、ＣＰＵ４１はプリンタの記録部（図示せず）が
行の先頭位置Ａ（第６図）で待機状態にあるものと判断
する。このような待機状態は１行分の印字が終了した場
合と１ペ一ジ分の印字が新たに開始する場合のいずれか
の場合に該当する。

待機状態のとき（ステップ■；ＹＥＳ）、ＣＰＵ４１は
次の行に関する入力データ４２をＦＩＦ○メモリ４３か
ら読み取る（ステップ■）。

そしてホストコンピュータによって与えられた指示を解
読する。指示が与えられている場合には、これに先立っ
て副走査カウンタ４８に１行分の走査線の本数がセット
される。第６図に示すこの例の場合には、数値”　４１
　”がセットされることになる。指示が与えられていな
い場合には（ステップ■；ＮＯ）、他のルーチンが実行
される（ステップ■）。

人力データ４２のうち網かけ指示符号Ｄ１　の解読によ
り網かけの指示が判別した場合（ステップ■；　ＹＥＳ
）　、ＣＰＵ４１は網かけ信号６８をＨレベルに保ち、
アンドゲート５１を開く。そしてビットパターンＤ２を
パターンメモリ４６にセットする（ステップ■）。

このビットパターンＤ２　は、第９図に示すように１バ
イト（８ビツト）から成るもので、最上位のピッ）　（
ＭＳＢ）のみが印字状態を表わす黒ヒ゛ットとなってい
る。ＣＰｔＪ４１は次に主走査線繰り返し周期データＤ
３　の解読結果を主走査定数ラッチ４９にラッチし、主
走査繰り返し周期（定数６３）をセットする（ステップ
■）。また副走査線繰り返し周期データ肌の解読結果を
副走査定数ラッチ４７にラッチし、副走査繰り返し周期
（定数５３）をセットするくステップ■）。これらのセ
ットされる定数６３．５３は、第６図に示す例の場合そ
れぞれ数値″１”と８″になる。

副走査カウンタ４８に零でない数値がセットされると（
ステップ■；　Ｎｏ）　、垂直同期クロック６５が発生
するたびに（ステップ■；Ｙ、ＥＳ）、副走査カウンタ
４８の計数値が１だけ加算される（ステップ■）。垂直
同期クロック６５は、１走査線のデータを記録部が取り
込みを開始する時点で発生するパルス状の信号である。

Ｃ−ＰＵ４１はこの後、プリンタの各部分の点検等を行
うためのルーチンを実行する（ステップ０）ことになる
。

まず副走査カウンタ４８の加算が行われる前の最初の走
査線位置における網かけの様子を説明する。この第１番
目の走査線位置では、副走査線繰り返しカウンタ５４の
計数値が零となっており、イネーブル信号５７が出力さ
れている。パターンメモリ４６に登録されたビットパタ
ーン５９はこの状態でシフトレジスタ５５にセットされ
、水平同期クロック６１に同期して１ビツトずつ出力さ
れる。これにより、第６図に示す先頭位置Δから第９図
に示すビットパターンで、８ビツト分の白黒パターン６
９がシリアルに出力される。

シフトレジスタ５５から８ビツトのピットノくターン５
９が出力されると、シフト完了信号５６が発生し、主走
査線繰り返しカウンタ６４が数値“１”を計数して零に
復帰する。すなわち第６図に示す例の場合には、イネー
ブル信号６６が常に出力されることになる。この結果、
シフトレジスタ５５からは白黒パターン６９として第９
図に示すビットパターンが繰り返し出力され、第１番目
の走査線位置における網かけパターンを形成する。

第２番目の走査線位置では、前記したように副走査線繰
り返しカウンタ５４の計数値が加算され数値”　１　”
となっている。従って副走査線繰り返しカウンタ５４か
らイネーブル信号５７の出力はなく、パターンメモリ４
６に記憶されたビットパターン５９はシフトレジスタ５
５にセットされない。この状態では、非印字状態を表わ
す白ビットがシフトレジスタ５５から連続して出力され
、白黒パターン６９となる。すなわち第６図に示すよう
に第２番目の走査線位置では、１ライン分が全部内とな
った白黒パターン６９が出力される。第３〜第８番目の
各走査線位置でも同様である。

第９番目の走査線位置では、副走査線繰り返しカウンタ
５４の計数値が再び零に復帰する。この結果、第１番目
の走査線位置と同様に、第９図に示したビットパターン
が白黒パターン６９として繰り返し出力されることにな
る。以下同様にして第１７番目、第２５番目、第３３番
目および第４１番目の各走査線位置で、第９図に示した
ビットパターンが白黒パターン６９として繰り返し出力
される。これらの白黒パターンに文字「あ」を表わした
イメージ情報が重ね合わされるとく第２図参照）、第６
図に示す面積比１．５６％の混合イメージ情報７１が作
成されることになる。

第１０図は他の混合イメージ情報を表わしたものである
。この例では３２Ｘ３２ドツトの文字フォント「ア」に
ついてのイメージ情報に６．２５％の面積比で網かけが
行われ、混合イメージ情報７３となっている。この場合
には、パターンメモリ４６に第１１図に示すｌバイトの
ビットパターンが格納されることになる。この混合イメ
ージ情報７３では１行が５０本の走査線で構成されるの
で、副走査カウンタ４８に数値５０がセットされる。ま
た４本の走査線に１本の割合で第１１図に示すビットパ
ターンが出力されるので、副走査線繰り返しカウンタ５
４にセットされる定数５３は数値“４”となる。主走査
線繰り返しカウンタ６４にセットされる定数６３は数値
“１”である。

第１２図は更に他の混合イメージ情報を表わしたもので
ある。この例では空白（スペース）に４．１７％の面積
比で網かけが行われ、混合イメージ情報７５を形成して
いる。この場合には、パターンメモリ４６に第１３図に
示す１バイトのビットパターンが記憶される。１行が３
２本の走査線で構成され１文字分のピッチが３２ドツト
となっているので、副走査カウンタ４８に数値“３２”
が、副走査線繰り返しカウンタ５４に定数゛６″が、ま
た主走査線繰り返しカウンタ６４に定数゛１”がそれぞ
れセットされることになる。

〔発明の効果〕

以上説明したように本発明によれば、網かけパターンを
安価にかつ比較的高速度で創出することができる。しか
もパターンの面積比を自在に設定できるので、棒グラフ
のパターンや階調を表わしたグラフィック等に活用する
ことができる。

【図面の簡単な説明】

第１図は本発明の原理的構成を表わしたブロック図、第
２図は白黒パターンと他のイメージ情報との混合を行う
回路部分を表わした回路図、第３図および第４図は網か
けの様子を原理的に表わした説明図、第５図〜第１３図
は本発明の一実施例を説明するだめのもので、このうち
第５図は網かけパターン発生装置の要部を示すブロック
図、第６図は混合イメージ情報の一例を示す構成図、第
７図はプリンタに入力する入力データの構成図、第８図
は網かけパターン発生装置の動作の概略を表わした流れ
図、第９図は第６図に示した網かけパターンを作成する
だめのビットパターンの構成図、第１０図は混合イメー
ジ情報の他の例を示す構成図、第１１図は第１０図に示
した例の場合のビットパターンの構成図、第１２図は混
合イメージ情報の更に他の例を示す構成図、第１３図は
第１２図に示した例の場合のビットパターンの構成図で
ある。 １１．５９・・・・・・ビットパターン、１２・・・・
・・基本パターンメモリ、１３．２５．５７．６６・・
・・・・イネーブル信号、１４．６１・・・・・・水平
同期クロック、１５．５５・・・・・・シフトレジスタ
、１８．５６・・・・・・シフト完了信号、１９．６４
・・・・・・主走査線繰り返しカウンタ、２３．６５・
・・・・・垂直同期クロック、２４．５４・・・・・・
副走査線繰り返しカウンタ、２７．６９・・・・・・白
黒パターン、２８・・・・・・論理回路、 ３１・・・・・・演算制御手段、 ４１・・・・・・ｃｐｕ。 ４６・・・・・・パターンメモリ、 ５１．６２・・・・・・アンドゲート。 出　願　人　富士ゼロックス株式会社 代　理　人　弁理士　山　内　梅　雄 慎　６　図 糖　７　団 第　９　■ 第１０　回 ７３ 第　１１　図 ＭＳＥＩ　ＬＳＢ 第　１２　図 ７ら

Claims (1)

【特許請求の範囲】
1. 主走査方向に繰り返される網かけの構成要素としてのビ
   ットパターンを登録する基本パターンメモリと、イネー
   ブル信号によってこのビットパターンをセットし水平同
   期クロックによってこれをシフトさせるシフトレジスタ
   と、主走査方向におけるこのビットパターンの繰り返し
   周期をプリセットし、前記シフトレジスタのシフト完了
   ごとに発生するシフト完了信号の計数を行って所定の計
   数値に達するたびに前記イネーブル信号を出力する主走
   査線繰り返しカウンタと、副走査方向における前記ビッ
   トパターンの繰り返し周期をプリセットし垂直同期クロ
   ックが発生するたびにこれを計数する副走査線繰り返し
   カウンタと、この副走査線繰り返しカウンタが所定の計
   数値に達するたびに出力される他のイネーブル信号よ前
   記シフトレジスタの出力との論理積をとり、網かけパタ
   ーンを線順次走査した形でこれをシリアルに表わした白
   黒パターンを出力する論理回路と、網がけパターンの種
   類等を設定するためのデータを入力しこれらを解読して
   前記基本パターンメモリ等に供給する演算制御手段とを
   具備し、イメージ情報に重ね合わされる網かけパターン
   を線順次走査によって発生させることを特徴とする網か
   けパターン発生装置。