JPS60100228A - マイクロコンピユ−タの命令フエツチ方式 - Google Patents
マイクロコンピユ−タの命令フエツチ方式Info
- Publication number
- JPS60100228A JPS60100228A JP58207969A JP20796983A JPS60100228A JP S60100228 A JPS60100228 A JP S60100228A JP 58207969 A JP58207969 A JP 58207969A JP 20796983 A JP20796983 A JP 20796983A JP S60100228 A JPS60100228 A JP S60100228A
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- JP
- Japan
- Prior art keywords
- instruction
- microcomputer
- bits
- bit
- signal
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明はマイクロコンピュータの命令フェッチ士＋ｌ−
闇ｌ 驕にηノｈローすし’ Ａハゴ倉Ｉラム開発にお
けるエバリユエーションチップとプログラムメモリとの
命令フェッチに関するものである。
闇ｌ 驕にηノｈローすし’ Ａハゴ倉Ｉラム開発にお
けるエバリユエーションチップとプログラムメモリとの
命令フェッチに関するものである。
〈従来技術〉
ヮンチップマイクロコンピュータを動作制御するための
命令はＲＯＭ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に
書き込まれるが、汎用のマイクロコンピュータにおいて
はＲＯＭはマスクＲＯＭによって構成される。
命令はＲＯＭ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に
書き込まれるが、汎用のマイクロコンピュータにおいて
はＲＯＭはマスクＲＯＭによって構成される。
マスクＲＯＭの場合変更や修正が容易でないため、プロ
グラム開発過程では、ＲＯＭ部分を別途ＦＲＯＭで構成
し、このＦＲＯＭにマイクロフンピユータと同一機能を
備えたエバリユエーションチップを接続してマイクロコ
ンピュータとして動作させることにより、プログラム等
の評価が実行されている０ 処でＦＲＯＭに書き込まれる命令はビット数の増加に伴
って命令数は格段に多くなるため、近年では命令語長は
増加の傾向にある。命令語長が増加したとしても、現在
実用化されているＰＲＯＭは８ビツト構成に限られてい
るため、ｍビット（ｍ＞８）の命令語長からなる場合に
は、一つの命令を一度に読み出すことはできず、命令の
書き込み、読み出しが複雑になるという欠点がある。
グラム開発過程では、ＲＯＭ部分を別途ＦＲＯＭで構成
し、このＦＲＯＭにマイクロフンピユータと同一機能を
備えたエバリユエーションチップを接続してマイクロコ
ンピュータとして動作させることにより、プログラム等
の評価が実行されている０ 処でＦＲＯＭに書き込まれる命令はビット数の増加に伴
って命令数は格段に多くなるため、近年では命令語長は
増加の傾向にある。命令語長が増加したとしても、現在
実用化されているＰＲＯＭは８ビツト構成に限られてい
るため、ｍビット（ｍ＞８）の命令語長からなる場合に
は、一つの命令を一度に読み出すことはできず、命令の
書き込み、読み出しが複雑になるという欠点がある。
また上記ｍビットの命令を１命令フエツチサイクルの期
間に一度にフェッチするワンチップマイクロコンピュー
タのエバリュエーシジンシステムも開発されているが、
このシステムでＦＲＯＭより命令をフェッチする場合に
は、第１図に示すように、ｎ個（ｎ ＝Ｒ＋ ｌ ）の
ＦＲＯＭＩ 、 ＰＲＯＭ２を並列に設け、エバリユエ
ーションチップ１より出力されたアドレス信号２にて、
上記並列のＰＲＯＭ１．２・・・・・・をアクセスし、
その出力を命令フェッチサイクルの期間に一度にフェッ
チする方式が採られていた。このような命令フェッチ方
式ではたとえ大容量のメモリを得ることができたとして
も＼複数個のＦＲＯＭを必要とし、エバリユエーション
チップ自身も各ＦＲＯＭからの命令人力のためｍ個の入
力端子を設けねばならない。このような入力端子数の増
加は、エバリユエーションチップとＦＲＯＭを一つのボ
ード上にコンパクトにまとめることに不利であり、特に
ＦＲＯＭが複数に亘るためエバリユエーションチップと
ＦＲＯＭを１つのパッケージに搭載したピギーノ（ツク
タイプＧこ構成することは難しく、ビギーＩくツクによ
ってマイクロコンピュータとして実装テストすることＧ
まできないという欠点があった０ 〈発明の目的〉 本発明は、上記従来のマイクロコンピュータの命令フェ
ッチ方式における欠点を除去し、ブロク゛ラム開発にあ
たってｍピッ）（ｍ≧９）の命令を一度に７エソチいビ
ギーノくツクタイプのエノくリュ工−ションチソブを使
用することができる命令フェッチ方式を提供するもので
ある。
間に一度にフェッチするワンチップマイクロコンピュー
タのエバリュエーシジンシステムも開発されているが、
このシステムでＦＲＯＭより命令をフェッチする場合に
は、第１図に示すように、ｎ個（ｎ ＝Ｒ＋ ｌ ）の
ＦＲＯＭＩ 、 ＰＲＯＭ２を並列に設け、エバリユエ
ーションチップ１より出力されたアドレス信号２にて、
上記並列のＰＲＯＭ１．２・・・・・・をアクセスし、
その出力を命令フェッチサイクルの期間に一度にフェッ
チする方式が採られていた。このような命令フェッチ方
式ではたとえ大容量のメモリを得ることができたとして
も＼複数個のＦＲＯＭを必要とし、エバリユエーション
チップ自身も各ＦＲＯＭからの命令人力のためｍ個の入
力端子を設けねばならない。このような入力端子数の増
加は、エバリユエーションチップとＦＲＯＭを一つのボ
ード上にコンパクトにまとめることに不利であり、特に
ＦＲＯＭが複数に亘るためエバリユエーションチップと
ＦＲＯＭを１つのパッケージに搭載したピギーノ（ツク
タイプＧこ構成することは難しく、ビギーＩくツクによ
ってマイクロコンピュータとして実装テストすることＧ
まできないという欠点があった０ 〈発明の目的〉 本発明は、上記従来のマイクロコンピュータの命令フェ
ッチ方式における欠点を除去し、ブロク゛ラム開発にあ
たってｍピッ）（ｍ≧９）の命令を一度に７エソチいビ
ギーノくツクタイプのエノくリュ工−ションチソブを使
用することができる命令フェッチ方式を提供するもので
ある。
〈実施例〉
４ビットワンチップマイクロコンピュータのプログラム
開発を実施例に挙げて説明する。本実施例において、マ
イクロコンピュータの動作を決めるプログラムを格納す
るメモリとしては８ビット単位構成のＦＲＯＭが用いら
れ、プログラムの最少命令語長は１０ビツトから構成さ
れるものとする０ 第２図はマイクロコンピュータのためのエノくリュエー
シジンチノプ８とＰＲＯＭ４との接続を示す。
開発を実施例に挙げて説明する。本実施例において、マ
イクロコンピュータの動作を決めるプログラムを格納す
るメモリとしては８ビット単位構成のＦＲＯＭが用いら
れ、プログラムの最少命令語長は１０ビツトから構成さ
れるものとする０ 第２図はマイクロコンピュータのためのエノくリュエー
シジンチノプ８とＰＲＯＭ４との接続を示す。
ＰＲＯＭ４の最下位アドレス入力端子ＡＯには、エバリ
ユエーションチップ３より出力される時分割アドレス信
号Ｔが与えられる。該時分割アドレス信号Ｔは第６図の
信号波形図に示す如く、命令フェッチサイクルの前半は
“０”レベルを、後半は“１ルベルをもつ信号として形
成される。ＰＲＯＭ４の第２位より最上位までのアドレ
ス入力端子（Ａｌ〜ＡＭＳＢ）には、本来のアドレス信
号Ｓが与えられる。ＰＲＯＭ４に書き込むべきマイクロ
コンピュータの動作を決める命令１０ビツトは、第３図
に示すように、」二位２ピッ） （ＩＩｏ、１９ ）及
び下位８ピノ）（Ｉｓ〜１１）に分割され、分割された
命令は８ビツト構成のＦＲＯＭに、第４図に示す如く１
番目の命令の上位２ビツトをＰＲＯＭの２１１番上、下
位８ビツトを２１＋１番地に、１９ビツトと１１ビツト
、１１０ビツトと■２ビットが夫々ＦＲＯＭされて書き
込まれる。
ユエーションチップ３より出力される時分割アドレス信
号Ｔが与えられる。該時分割アドレス信号Ｔは第６図の
信号波形図に示す如く、命令フェッチサイクルの前半は
“０”レベルを、後半は“１ルベルをもつ信号として形
成される。ＰＲＯＭ４の第２位より最上位までのアドレ
ス入力端子（Ａｌ〜ＡＭＳＢ）には、本来のアドレス信
号Ｓが与えられる。ＰＲＯＭ４に書き込むべきマイクロ
コンピュータの動作を決める命令１０ビツトは、第３図
に示すように、」二位２ピッ） （ＩＩｏ、１９ ）及
び下位８ピノ）（Ｉｓ〜１１）に分割され、分割された
命令は８ビツト構成のＦＲＯＭに、第４図に示す如く１
番目の命令の上位２ビツトをＰＲＯＭの２１１番上、下
位８ビツトを２１＋１番地に、１９ビツトと１１ビツト
、１１０ビツトと■２ビットが夫々ＦＲＯＭされて書き
込まれる。
上記のように分割して書き込まれた命令は、入力端子Ａ
Ｉ−ＡＭＳＨにアドレス信号Ｓが与えられることによっ
て読み出されるが、読み出しのためのアドレス信号Ｓは
一命令フエッチサイクルの期間に１０ビツト命令を読み
出させるため、」二記時分割アドレス信号Ｔによって時
分割制御される。即ち本実施例では命令が２分割されて
いることから、時分割アドレス信号Ｔとして一命令フエ
ッチサイクル期間奈“ビ及び“０”レベルによって２分
割した信号がエバリユエーションチップ３からＰＲＯＭ
４に与えられ、１命令フエツチサイクルの期間に時分割
に２回にわたってＰＲＯＭ４がアクセスされる。
Ｉ−ＡＭＳＨにアドレス信号Ｓが与えられることによっ
て読み出されるが、読み出しのためのアドレス信号Ｓは
一命令フエッチサイクルの期間に１０ビツト命令を読み
出させるため、」二記時分割アドレス信号Ｔによって時
分割制御される。即ち本実施例では命令が２分割されて
いることから、時分割アドレス信号Ｔとして一命令フエ
ッチサイクル期間奈“ビ及び“０”レベルによって２分
割した信号がエバリユエーションチップ３からＰＲＯＭ
４に与えられ、１命令フエツチサイクルの期間に時分割
に２回にわたってＰＲＯＭ４がアクセスされる。
時分割アドレス信号Ｔが０”レベルの状態で上位２ビツ
トが、”ルベルの状態で下位８ビツトがアクセスされ、
ＰＲＯＭ４から命令が読み出される。
トが、”ルベルの状態で下位８ビツトがアクセスされ、
ＰＲＯＭ４から命令が読み出される。
上記ＦＲＯＭ４を時分割にアクセスすることに対応させ
て、エバリユエーションチップ３側は、命令入力端子５
に第５図に示す分離回路６が設けら検出回路６１、及び
下位命令ピッ）（１８〜Ｉｔ）検出回路６２からなり、
夫々の検出回路はインバータが２段に直列接続されてい
る。ＦＲＯＭ出力信号ＯＵＴを上位命令と下位命令が並
列したエバリユエーションチップの命令とするため、上
位ビット検出回路６１の初段インバータはアドレス信号
Ｔがタイミング信号として与えられ、時分割に重畳され
た命令の上位命令ビットｈＯ＋１９をサンプリングする
。各検出回路６１＋６２の後段インバータにはアドレス
信号Ｔが入力され、アドレス信号Ｔのタイミングで夫々
の検出回路から上位ビット或いは下位ビットを出力し、
第６図に示す如くＦＲＯＭ出力信号ＯＵＴから１０ビツ
ト命令１１０〜１１のエバリユエーションチップ命令を
形成する。
て、エバリユエーションチップ３側は、命令入力端子５
に第５図に示す分離回路６が設けら検出回路６１、及び
下位命令ピッ）（１８〜Ｉｔ）検出回路６２からなり、
夫々の検出回路はインバータが２段に直列接続されてい
る。ＦＲＯＭ出力信号ＯＵＴを上位命令と下位命令が並
列したエバリユエーションチップの命令とするため、上
位ビット検出回路６１の初段インバータはアドレス信号
Ｔがタイミング信号として与えられ、時分割に重畳され
た命令の上位命令ビットｈＯ＋１９をサンプリングする
。各検出回路６１＋６２の後段インバータにはアドレス
信号Ｔが入力され、アドレス信号Ｔのタイミングで夫々
の検出回路から上位ビット或いは下位ビットを出力し、
第６図に示す如くＦＲＯＭ出力信号ＯＵＴから１０ビツ
ト命令１１０〜１１のエバリユエーションチップ命令を
形成する。
即ちエバリユエーションチップにおいて、従来のＦＲＯ
Ｍ２個を使用した場合の命令形態と同じ形態の命令１１
０−１１を形成する。
Ｍ２個を使用した場合の命令形態と同じ形態の命令１１
０−１１を形成する。
以上実施例では命令語長が１０ビツトの場合を述べたが
、この例にて示した構成は即、命令語長が９〜１６ビツ
トのエバリユエーションチップにも適用することができ
る。また、時分割アドレス信号ＴもＦＲＯＭの最下位ア
ドレス入力端子Ａ、Ｏではなく、他のアドレス入力端子
に接続しても、ＦＲＯＭに格納するプログラムをこれに
対応して、予め書き込むこ七により全く同様に実現する
ことができる。さらに、時分割アドレス信号をアドレス
信号と同様に位相を増やすことによって命令語長が１７
ビツト以上のエバリユエーションチップにも応用するこ
とができる。
、この例にて示した構成は即、命令語長が９〜１６ビツ
トのエバリユエーションチップにも適用することができ
る。また、時分割アドレス信号ＴもＦＲＯＭの最下位ア
ドレス入力端子Ａ、Ｏではなく、他のアドレス入力端子
に接続しても、ＦＲＯＭに格納するプログラムをこれに
対応して、予め書き込むこ七により全く同様に実現する
ことができる。さらに、時分割アドレス信号をアドレス
信号と同様に位相を増やすことによって命令語長が１７
ビツト以上のエバリユエーションチップにも応用するこ
とができる。
〈効 果〉
以上本発明の命令フェッチ方式によれば、長い語長の命
令が含まれているプログラムによるエバリユエーション
においても、命令語長のビット数より小さいビット構成
よりなるメモリを使用して行うことができ、特に命令を
格納させるメモリはピギーバックタイプを使用すること
ができ、プログラムの開発及び実装テストが非常に簡単
になる。
令が含まれているプログラムによるエバリユエーション
においても、命令語長のビット数より小さいビット構成
よりなるメモリを使用して行うことができ、特に命令を
格納させるメモリはピギーバックタイプを使用すること
ができ、プログラムの開発及び実装テストが非常に簡単
になる。
第１図は従来の命令フェッチ方式を説明するだめのブロ
ック図、第２図は本発明にょる一実施例を説明するため
のエバリユエーションチップとメモリとの結合を示すブ
ロック図、第３図は同実施例による命令の分割を説明す
るための図、第４図は同実施例による命令格納のアドレ
スを説明するための図、第５図は同実施例によるアドレ
ス信号と命令を分離するための回路を示すブロック図、
第６図は同実施例を説明するための信号波形図である。 ３：エバリユエーションチップ ４ ： ＦＲＯＭ６：
命令検出回路 Ｔ：詩分割アドレス信号代理人 弁理士
福 士 愛 彦（他２名）第１ 図 、！ 第２りを 第３図 手続補正書 昭和５９年９り／／日 ２、発明の名称 マイクロコンピュータの命令フェッチ方式３、補正をす
る者 事件との関係 特許出願人 名称 （５０４）シャープ株式会社 代表者佐 伯 旭 ４、代理 人 住 所 ・６４５大阪市阿倍野区長池町２２番２２号自
発 ６、補正の対象 明細書中、特許請求の範囲の欄 特許請求の範囲 １）マイクロコンピュータのエバリュエーンヨンチソプ
に二ビットよりなる命令が書き込まれたヱビ７ ） （
ｔ＜ｍ ）構成のプログラムメモリを接続して、マイク
ロコンピュータの評価を実行する方法において、上記ｍ
ビット命令ｆｔビット単位に分割してプログラムメモリ
に書き込み、読み出し時［１命令フエツチサイクルの期
間に時分割にメモリ自答音読み出し、読み出されたプロ
グラムメモリ出力信号から時分割アドレス信号を分離し
、分割された命令全合成してｎヒツト命令とすること’
ｆ＜％徴とするマイクロコンピュータの命令フェッチ方
式。
ック図、第２図は本発明にょる一実施例を説明するため
のエバリユエーションチップとメモリとの結合を示すブ
ロック図、第３図は同実施例による命令の分割を説明す
るための図、第４図は同実施例による命令格納のアドレ
スを説明するための図、第５図は同実施例によるアドレ
ス信号と命令を分離するための回路を示すブロック図、
第６図は同実施例を説明するための信号波形図である。 ３：エバリユエーションチップ ４ ： ＦＲＯＭ６：
命令検出回路 Ｔ：詩分割アドレス信号代理人 弁理士
福 士 愛 彦（他２名）第１ 図 、！ 第２りを 第３図 手続補正書 昭和５９年９り／／日 ２、発明の名称 マイクロコンピュータの命令フェッチ方式３、補正をす
る者 事件との関係 特許出願人 名称 （５０４）シャープ株式会社 代表者佐 伯 旭 ４、代理 人 住 所 ・６４５大阪市阿倍野区長池町２２番２２号自
発 ６、補正の対象 明細書中、特許請求の範囲の欄 特許請求の範囲 １）マイクロコンピュータのエバリュエーンヨンチソプ
に二ビットよりなる命令が書き込まれたヱビ７ ） （
ｔ＜ｍ ）構成のプログラムメモリを接続して、マイク
ロコンピュータの評価を実行する方法において、上記ｍ
ビット命令ｆｔビット単位に分割してプログラムメモリ
に書き込み、読み出し時［１命令フエツチサイクルの期
間に時分割にメモリ自答音読み出し、読み出されたプロ
グラムメモリ出力信号から時分割アドレス信号を分離し
、分割された命令全合成してｎヒツト命令とすること’
ｆ＜％徴とするマイクロコンピュータの命令フェッチ方
式。
Claims (1)
- ＋） マイクロコンピュータのエバリユエーションチッ
プに、ｎビットよりなる命令が書き込まれたｍビット（
ｍ＜ｎ）構成のプログラムメモリを接続して、マイクロ
コンピュータの評価を実行する方法において、上記ｎビ
ット命令をｍビット単位に分割してプログラムメモリに
書き込み、読み出し時に１命令フエツチサイクルの期間
に時分割にメモリ内容を読み出し、読み出されたプログ
ラムメモリ出力信号から時分割アドレス信号を分離し、
分割された命令を合成してｎビット命令とすることを特
徴とするマイクロコンピュータの命令フェッチ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58207969A JPS60100228A (ja) | 1983-11-04 | 1983-11-04 | マイクロコンピユ−タの命令フエツチ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58207969A JPS60100228A (ja) | 1983-11-04 | 1983-11-04 | マイクロコンピユ−タの命令フエツチ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60100228A true JPS60100228A (ja) | 1985-06-04 |
Family
ID=16548511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58207969A Pending JPS60100228A (ja) | 1983-11-04 | 1983-11-04 | マイクロコンピユ−タの命令フエツチ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60100228A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5123136A (ja) * | 1974-08-20 | 1976-02-24 | Canon Kk | Kogakusochi |
| JPS5723150A (en) * | 1980-07-16 | 1982-02-06 | Nec Corp | Instruction execution device |
-
1983
- 1983-11-04 JP JP58207969A patent/JPS60100228A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5123136A (ja) * | 1974-08-20 | 1976-02-24 | Canon Kk | Kogakusochi |
| JPS5723150A (en) * | 1980-07-16 | 1982-02-06 | Nec Corp | Instruction execution device |
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