JPS5995768A - 画素密度変換装置 - Google Patents
画素密度変換装置Info
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- JPS5995768A JPS5995768A JP57205871A JP20587182A JPS5995768A JP S5995768 A JPS5995768 A JP S5995768A JP 57205871 A JP57205871 A JP 57205871A JP 20587182 A JP20587182 A JP 20587182A JP S5995768 A JPS5995768 A JP S5995768A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は高画素密度の画像を低画素密度の画像に変換す
る画素密度変換装置に関する。
る画素密度変換装置に関する。
従来マトリックス化された２値画像の画素密度を変換す
る方式としては、変換の倍率に従って規則的に画素を間
引く方式がある。しかしながらこの方式によると、高画
素密度の画像からＣＲＴのような低画素密度の画像に変
換する場合のように太きな変換比率の場合には、間引（
画素の数が多（なり細い線が消えてしまうなど画像情報
全喪失する危険が多（問題となっていた。
る方式としては、変換の倍率に従って規則的に画素を間
引く方式がある。しかしながらこの方式によると、高画
素密度の画像からＣＲＴのような低画素密度の画像に変
換する場合のように太きな変換比率の場合には、間引（
画素の数が多（なり細い線が消えてしまうなど画像情報
全喪失する危険が多（問題となっていた。
また、一般に画素密度の変換？してＣＲＴのような高速
の表示用端末へ出力する場合には、実時間処理が要求さ
れるため、多（の処理時間を必要とするような複雑な処
理ではたとえ適切な画素密度変換がなされても、オペレ
ータを待たせるという問題があった。
の表示用端末へ出力する場合には、実時間処理が要求さ
れるため、多（の処理時間を必要とするような複雑な処
理ではたとえ適切な画素密度変換がなされても、オペレ
ータを待たせるという問題があった。
本発明は上記事情を考臘してなされたもので、高画素密
度の画像から低画素密度の画像への変換を画像情報を喪
失することな（実時間処理することができる画素密度変
換装置を提供すること全目的とする。
度の画像から低画素密度の画像への変換を画像情報を喪
失することな（実時間処理することができる画素密度変
換装置を提供すること全目的とする。
本発明の構成について以下一実施例に基づいて説明する
。本実施例においては画像の行方向と列方向をそれぞれ
１／３に変換する場合について説明するが、他の変換率
でも同様である。まず、本実施例による画素密度変換の
原理を第１図に示す。
。本実施例においては画像の行方向と列方向をそれぞれ
１／３に変換する場合について説明するが、他の変換率
でも同様である。まず、本実施例による画素密度変換の
原理を第１図に示す。
原画像の列アドレス３ｍ、３ｍ＋１．３ｍ＋２ と行ア
ドレス３ｎ、３ｎ＋１．３ｎ＋２ の３×３画素、すな
わち９画素Ｄ１１、Ｄ、２、Ｄ、３、Ｄ２１、Ｄ２２、
Ｄ２３、Ｄ３１、Ｄ３２、Ｄ、 ｋ密度変換して、変換
画像の列アドレスｍと行アドレスｎの１画素りにする。
ドレス３ｎ、３ｎ＋１．３ｎ＋２ の３×３画素、すな
わち９画素Ｄ１１、Ｄ、２、Ｄ、３、Ｄ２１、Ｄ２２、
Ｄ２３、Ｄ３１、Ｄ３２、Ｄ、 ｋ密度変換して、変換
画像の列アドレスｍと行アドレスｎの１画素りにする。
密度変換後の変換画像の画素りは次式で示されるように
密度変換前の９画素の論理和（ＯＲ）をとる。
密度変換前の９画素の論理和（ＯＲ）をとる。
Ｄ＝Ｄ１．＋Ｄ１２＋Ｄ、３＋Ｄ２１＋Ｄ２２＋Ｄ２３
＋Ｄ３．＋Ｄ３２＋Ｄ３３このようにして、行方向列方
向ともそれぞれ１／３にそれぞれ画素密度変換される。
＋Ｄ３．＋Ｄ３２＋Ｄ３３このようにして、行方向列方
向ともそれぞれ１／３にそれぞれ画素密度変換される。
このように論理和をとることにより原画像の情報が失な
われることな（密度変換できる。
われることな（密度変換できる。
次に本実施例による画素密度変換装置の構成を第２図に
基づいて説明する。入力バッファｌは２値化された原画
像の画像データ音１２４フ分ずつ入力して蓄Ｍｊるもの
であり、クロックに同期して出力端Ｑより１画素ずつ出
力する。出力バッファ４は１ｆ１１素密度変換された変
換画像データを蓄積するものである。またマスタークロ
ックに同期して計数する３進カウンタＡは行方向の密度
変換率を定めるもので、本実施例では３進カウンタであ
るから１／３に密度変換される。ラインクロックに同期
して計数する３進カウンタＢは列方向の密度変換率を定
めるもので、本実施例では３進カウンタであるから１／
３に密度変換される。３進カウンタＡの出力端Ｑ２ と
３進カウンタＢの出力端Ｑ。
基づいて説明する。入力バッファｌは２値化された原画
像の画像データ音１２４フ分ずつ入力して蓄Ｍｊるもの
であり、クロックに同期して出力端Ｑより１画素ずつ出
力する。出力バッファ４は１ｆ１１素密度変換された変
換画像データを蓄積するものである。またマスタークロ
ックに同期して計数する３進カウンタＡは行方向の密度
変換率を定めるもので、本実施例では３進カウンタであ
るから１／３に密度変換される。ラインクロックに同期
して計数する３進カウンタＢは列方向の密度変換率を定
めるもので、本実施例では３進カウンタであるから１／
３に密度変換される。３進カウンタＡの出力端Ｑ２ と
３進カウンタＢの出力端Ｑ。
はＮＡＮＤゲート８に接続され、このＮＡＮＤゲート８
の出力はＭ■ゲート７に入力する。ＡＮＤゲート７には
出力バッファ４の出力端Ｑからの出力も入力されている
。ＡＮＤゲート７の出力はラッチ回路５の入力端りに入
力する。ラッチ回路５はマスタクロックに同期して動作
し、その出力端Ｑかもの出力はＯＲゲート６に入力する
。ＯＲゲート６の他方の入力端は入カパッファエに出力
端Ｑに接続され、ＯＲゲート６の出力は出力バッファ４
に入力される。なお出力バッファ４の書込許可信号入力
端■にはマスタークロックが入力し、クロック入力端Ｃ
ＬＯＣＫには３進カウンタＡの出力端Ｑ２からの出力が
入力するよう構成される。
の出力はＭ■ゲート７に入力する。ＡＮＤゲート７には
出力バッファ４の出力端Ｑからの出力も入力されている
。ＡＮＤゲート７の出力はラッチ回路５の入力端りに入
力する。ラッチ回路５はマスタクロックに同期して動作
し、その出力端Ｑかもの出力はＯＲゲート６に入力する
。ＯＲゲート６の他方の入力端は入カパッファエに出力
端Ｑに接続され、ＯＲゲート６の出力は出力バッファ４
に入力される。なお出力バッファ４の書込許可信号入力
端■にはマスタークロックが入力し、クロック入力端Ｃ
ＬＯＣＫには３進カウンタＡの出力端Ｑ２からの出力が
入力するよう構成される。
次に本実施例による画素密度変換装置の動作について説
明する。まず入カバツファエに２値化画像データのうち
列アドレス３ｍの行方向の１ライン分の画像データを入
力して蓄積する。マスタークロックに同期して入力バッ
ファ１内に蓄積された画像データが順次１画素ずつ出力
端Ｑより出力する。また３進カウンタＡは、同じくマス
タークロックに同期して計数され、原画像の行アドレス
が３ｎのとぎ出力端Ｑ。が、３ｎ＋１のとき出力端Ｑ、
が、３ｎ＋２のとき出力端Ｑ２がレベル「１」となる。
明する。まず入カバツファエに２値化画像データのうち
列アドレス３ｍの行方向の１ライン分の画像データを入
力して蓄積する。マスタークロックに同期して入力バッ
ファ１内に蓄積された画像データが順次１画素ずつ出力
端Ｑより出力する。また３進カウンタＡは、同じくマス
タークロックに同期して計数され、原画像の行アドレス
が３ｎのとぎ出力端Ｑ。が、３ｎ＋１のとき出力端Ｑ、
が、３ｎ＋２のとき出力端Ｑ２がレベル「１」となる。
３進カウンタＢはラインクロックに同期して計数され、
原画像の列アドレスが３ｍのとぎ出力端Ｑ。が、３ｍ＋
１のとき出力端Ｑ。
原画像の列アドレスが３ｍのとぎ出力端Ｑ。が、３ｍ＋
１のとき出力端Ｑ。
が、３ｍ＋２のとぎ出力端Ｑ２がレベル「１」となる。
■ 今、原画像の列アドレスが３ｍ、行アドレスが３ｎ
−１とすると、３進カウンタＡのＱ２＝「１」、３進カ
ウンタＢのＱ。＝「１」 となる。したがってＮＡＮＤ
ゲート８の出力信号りは「０」となり、ＡＮＤゲート７
の出力信号Ｅは「０」となる。
−１とすると、３進カウンタＡのＱ２＝「１」、３進カ
ウンタＢのＱ。＝「１」 となる。したがってＮＡＮＤ
ゲート８の出力信号りは「０」となり、ＡＮＤゲート７
の出力信号Ｅは「０」となる。
■ 次に、マスタークロックの立下がりにより入カパツ
ファエ内に蓄積された画像データが１ビツトシフトされ
て行アドレス３ｎのデータすなわち「Ｄｌｌ」が出力端
Ｑより出力される。同時にラッチ回路５には、ＡＮＤゲ
ート７の出力信号Ｅの「０」がラッチされてこの「０」
が出力端Ｑから出力される。ＯＲゲート６の入力信号Ｂ
は「０」であり、入力信号Ａは入力バッファ１からの画
像データＦＤＮＪであるので、ＯＲゲート６の出力信号
Ｘは、「０」と「Ｄｌｌ」の論理和である「Ｄｌ、」ト
なる。マスタークロックはすでにレベルｒＯＪとなって
いるため書込許可信号入力端灯には「０」が入力されて
おり、出力バッファ４に出力信号Ｘの「Ｄｌｌ」が書込
まれる。このときの出力バッファ４の行アドレスはｎで
ある。
ファエ内に蓄積された画像データが１ビツトシフトされ
て行アドレス３ｎのデータすなわち「Ｄｌｌ」が出力端
Ｑより出力される。同時にラッチ回路５には、ＡＮＤゲ
ート７の出力信号Ｅの「０」がラッチされてこの「０」
が出力端Ｑから出力される。ＯＲゲート６の入力信号Ｂ
は「０」であり、入力信号Ａは入力バッファ１からの画
像データＦＤＮＪであるので、ＯＲゲート６の出力信号
Ｘは、「０」と「Ｄｌｌ」の論理和である「Ｄｌ、」ト
なる。マスタークロックはすでにレベルｒＯＪとなって
いるため書込許可信号入力端灯には「０」が入力されて
おり、出力バッファ４に出力信号Ｘの「Ｄｌｌ」が書込
まれる。このときの出力バッファ４の行アドレスはｎで
ある。
■ 次にマスタクロックが立上がり書込許可信号入力ｇ
１４ｗｇに「１」が入力されると、出力バッファ４の出
力端Ｑまっ先に書込まれたｒＤｌｌＪが出力し、信号Ｃ
は「Ｄｌｌ」となる。一方３進カウンタＡの出力端Ｑ２
は「０」となっているため、ＮＡＮＤゲート８の出力
信号りは「１」となり、ＡＮＤゲート７の出力信号Ｅは
、入力信号Ｃの「Ｄｌ、」となる。
１４ｗｇに「１」が入力されると、出力バッファ４の出
力端Ｑまっ先に書込まれたｒＤｌｌＪが出力し、信号Ｃ
は「Ｄｌｌ」となる。一方３進カウンタＡの出力端Ｑ２
は「０」となっているため、ＮＡＮＤゲート８の出力
信号りは「１」となり、ＡＮＤゲート７の出力信号Ｅは
、入力信号Ｃの「Ｄｌ、」となる。
■ 次にマスタクロックが立下がると、行アドレスは３
ｎ＋１となり、入カパツファエの出力端Ｑからの出力信
号Ａは行アドレス３ｎ＋１の画像データ「Ｄｌ２」とな
る。同時にラッチ回路５にはＡＮＤゲート７の出力信号
Ｅのｒ−Ｄ、１Ｊがラッチされて出力ＥＭＱよりｒＤｌ
ｌ、Ｊが出力される。したがってＯＲゲート６の出力信
号ＸはｒＤｌｌ ” Ｄｌ２ Ｊとなり、書込許可信号
入力端■にはｒＯＪが入力されていることから出力パラ
フッ４０行アドレスｎの自答は「Ｄ１１＋Ｄ１２」に書
換えられる。
ｎ＋１となり、入カパツファエの出力端Ｑからの出力信
号Ａは行アドレス３ｎ＋１の画像データ「Ｄｌ２」とな
る。同時にラッチ回路５にはＡＮＤゲート７の出力信号
Ｅのｒ−Ｄ、１Ｊがラッチされて出力ＥＭＱよりｒＤｌ
ｌ、Ｊが出力される。したがってＯＲゲート６の出力信
号ＸはｒＤｌｌ ” Ｄｌ２ Ｊとなり、書込許可信号
入力端■にはｒＯＪが入力されていることから出力パラ
フッ４０行アドレスｎの自答は「Ｄ１１＋Ｄ１２」に書
換えられる。
■ 次にマスタクロックが立上がると、書込許可信号入
力端靜には「１」が入力し、出力バッファ４の出力端Ｑ
まっ先に書込まれた「Ｄ１１＋Ｄ１２」が出力する。ま
た３進カウンタＡの出力端Ｑ２は行アドレスは３ｎ＋１
であるため依然として「０」であることから、ＮＡＮＤ
ゲート８の出力信号りは「１」となり、ＡＮＤゲート７
の出力信号Ｅは「Ｄ１１＋Ｄ１□」となる。
力端靜には「１」が入力し、出力バッファ４の出力端Ｑ
まっ先に書込まれた「Ｄ１１＋Ｄ１２」が出力する。ま
た３進カウンタＡの出力端Ｑ２は行アドレスは３ｎ＋１
であるため依然として「０」であることから、ＮＡＮＤ
ゲート８の出力信号りは「１」となり、ＡＮＤゲート７
の出力信号Ｅは「Ｄ１１＋Ｄ１□」となる。
■ 次にマスタクロックが立下がると、行アドレスは３
ｎ＋２となり、入力バッファ１の出力端Ｑからの出力信
号ＡはｒＤ、ｓ−１となる。同時にラッチ回路５にはＡ
ＮＤゲート７の出力信号Ｅのｒ”＋＋ ＋Ｄ１２Ｊがラ
ッチされて出力端Ｑより出力される。したがってＯＲゲ
ート６の出力信号Ｘは［Ｄ１１＋Ｄ１２＋Ｄ１５．］と
なり出出力バッファに書込まれる。行アドレスは３ｎ＋
２であることから３進カウンタＡの出力端Ｑ２は「１」
となるため、ＮＡＮＤゲート８の出力信号りは「ｏ」、
ＡＮＤゲート７の出力信号Ｅは「ｏ」となり、■の状態
へもどる。
ｎ＋２となり、入力バッファ１の出力端Ｑからの出力信
号ＡはｒＤ、ｓ−１となる。同時にラッチ回路５にはＡ
ＮＤゲート７の出力信号Ｅのｒ”＋＋ ＋Ｄ１２Ｊがラ
ッチされて出力端Ｑより出力される。したがってＯＲゲ
ート６の出力信号Ｘは［Ｄ１１＋Ｄ１２＋Ｄ１５．］と
なり出出力バッファに書込まれる。行アドレスは３ｎ＋
２であることから３進カウンタＡの出力端Ｑ２は「１」
となるため、ＮＡＮＤゲート８の出力信号りは「ｏ」、
ＡＮＤゲート７の出力信号Ｅは「ｏ」となり、■の状態
へもどる。
■ 次のマスタークロックの立下がりにより変換画像の
行アドレスはｎ＋１と更新されるため、行アドレスｎの
変換画像データが「Ｄ ＋Ｄ ＋１１ １２ Ｄ、６」で保持される。次の行アドレスｎ＋１の変換画
像データが■以下の動作ｔ＜’）返して得られる。この
ようにして原画像の列アドレス３ｍの１行分のデータが
３画素ごとに論理和がとられ１／３に密度変換された変
換画像データが出力バッファ４に蓄積される。
行アドレスはｎ＋１と更新されるため、行アドレスｎの
変換画像データが「Ｄ ＋Ｄ ＋１１ １２ Ｄ、６」で保持される。次の行アドレスｎ＋１の変換画
像データが■以下の動作ｔ＜’）返して得られる。この
ようにして原画像の列アドレス３ｍの１行分のデータが
３画素ごとに論理和がとられ１／３に密度変換された変
換画像データが出力バッファ４に蓄積される。
■ 次に原画像の列アドレスが３ｍ＋１のとぎは、３進
カウンタＢの出力端Ｑ。は「０」であるので、ＮＡＮＤ
ゲート８の出力信号りは常に「１」となり、ＡＮＤゲー
ト７の出力信号Ｅは入力信号Ｃと等しくなる。そして原
画像の行アドレスが３ｎになると、出力バッファ４内に
蓄積された変換画像データの行アドレスがｎの画像デー
タが出力端Ｑより出力される。行アドレスがｎの変換画
像データは、先に書込まれたｒＤｌｌ”Ｄｌ。＋Ｄ、５
」であるから、信号Ｅはそのまま「Ｄｌ、＋Ｄ１２＋Ｄ
、３」となる。悄−号Ｘは入力バッファ１の出力端Ｑよ
りの信号ＡのｒＤ２＋Ｊとの論理和「Ｄ１１＋Ｄ、２＋
Ｄ１３＋Ｄ２１」となり、出力バッファ４に書込まれる
。同様にして原画像の行アドレス３ｎ＋１．３ｎ＋２の
画像データ「Ｄ２２ Ｊ ｒ Ｄ２３ Ｊも論理和が
とられ、出力パラフッ４０行データｎには「Ｄ１１＋Ｄ
１２＋Ｄ１３＋Ｄ２１＋Ｄ２２＋Ｄ２３」が書込まれる
。
カウンタＢの出力端Ｑ。は「０」であるので、ＮＡＮＤ
ゲート８の出力信号りは常に「１」となり、ＡＮＤゲー
ト７の出力信号Ｅは入力信号Ｃと等しくなる。そして原
画像の行アドレスが３ｎになると、出力バッファ４内に
蓄積された変換画像データの行アドレスがｎの画像デー
タが出力端Ｑより出力される。行アドレスがｎの変換画
像データは、先に書込まれたｒＤｌｌ”Ｄｌ。＋Ｄ、５
」であるから、信号Ｅはそのまま「Ｄｌ、＋Ｄ１２＋Ｄ
、３」となる。悄−号Ｘは入力バッファ１の出力端Ｑよ
りの信号ＡのｒＤ２＋Ｊとの論理和「Ｄ１１＋Ｄ、２＋
Ｄ１３＋Ｄ２１」となり、出力バッファ４に書込まれる
。同様にして原画像の行アドレス３ｎ＋１．３ｎ＋２の
画像データ「Ｄ２２ Ｊ ｒ Ｄ２３ Ｊも論理和が
とられ、出力パラフッ４０行データｎには「Ｄ１１＋Ｄ
１２＋Ｄ１３＋Ｄ２１＋Ｄ２２＋Ｄ２３」が書込まれる
。
■ 次に原画像の列アＰレスから３ｍ＋２のとぎも、同
様に行アドレス３ｎ、３ｎ＋１．３ｎ＋２の画像データ
「Ｄ５．」「Ｄ３２」「Ｄ３５」が順次論理和かとられ
て出力、ｚソファ４に書込まれ、結局出力バッファ４の
行アドレスｎの変換画像データは「Ｄ１１＋Ｄ１２＋Ｄ
１５＋Ｄ２１＋Ｄ２□＋Ｄ２．十〇”Ａ 十０３２ ＋
Ｄ５５ Ｊとなる。このようにして原画像の列アドレス
が３ｍ＋２の画像データの処理が終了すると、出力バッ
ファ４には変換画像の１ライン分の画像データが得られ
る。３進カウンタＢの出力端Ｑ２が「１」レベルである
ことにより１ライン分の変換画像データが得られたこと
を制御装置ｔ （図示せず）に知らせ、出力バッファ４
に書込まれた１ライン分の画像データをとり出して、次
の列アドレス３（ｍ＋１）の原画像の画像データから新
たに以上の動作を（り知して画像密度変換をおこなう。
様に行アドレス３ｎ、３ｎ＋１．３ｎ＋２の画像データ
「Ｄ５．」「Ｄ３２」「Ｄ３５」が順次論理和かとられ
て出力、ｚソファ４に書込まれ、結局出力バッファ４の
行アドレスｎの変換画像データは「Ｄ１１＋Ｄ１２＋Ｄ
１５＋Ｄ２１＋Ｄ２□＋Ｄ２．十〇”Ａ 十０３２ ＋
Ｄ５５ Ｊとなる。このようにして原画像の列アドレス
が３ｍ＋２の画像データの処理が終了すると、出力バッ
ファ４には変換画像の１ライン分の画像データが得られ
る。３進カウンタＢの出力端Ｑ２が「１」レベルである
ことにより１ライン分の変換画像データが得られたこと
を制御装置ｔ （図示せず）に知らせ、出力バッファ４
に書込まれた１ライン分の画像データをとり出して、次
の列アドレス３（ｍ＋１）の原画像の画像データから新
たに以上の動作を（り知して画像密度変換をおこなう。
■ このようにして最後の１ライン分の画像変換が終了
したとぎ１画像の画像密度変換が完了する。
したとぎ１画像の画像密度変換が完了する。
このように本実施例によれば簡単な処理で高速に画素密
度の変換ができる。
度の変換ができる。
なお、第１の実施例による行方向と列方向とを入れ換え
ても同様である。また原画像のＮＸＭ画素の論理和ｔと
る回路としては第１の実施例のものに限らないことはい
うまでもない。
ても同様である。また原画像のＮＸＭ画素の論理和ｔと
る回路としては第１の実施例のものに限らないことはい
うまでもない。
以上の通り、本発明によれば、原画像の画像情報を喪失
することなく、高画素密度から低画素密度への画素密度
変換をおこなうことができる。
することなく、高画素密度から低画素密度への画素密度
変換をおこなうことができる。
第１図は本発明の一実施例による画素密度変換装置の原
理を示す画像、Ｒターン図、第２図は同装置の回路図、
第３図は同装置のタイムチャートである。 １・・・入カパツフア、４・・・出力バッファ、５・・
・ラッチ回路、６・・・ＯＲグ・−ト、７・・・ＡＮＤ
ゲート、８・・・ＮＡＮＤゲート、Ａ、Ｂ・・・３進カ
クンタ。 常３図 −３７５−
理を示す画像、Ｒターン図、第２図は同装置の回路図、
第３図は同装置のタイムチャートである。 １・・・入カパツフア、４・・・出力バッファ、５・・
・ラッチ回路、６・・・ＯＲグ・−ト、７・・・ＡＮＤ
ゲート、８・・・ＮＡＮＤゲート、Ａ、Ｂ・・・３進カ
クンタ。 常３図 −３７５−
Claims (1)
- 【特許請求の範囲】 高画素密度の原画像から低画素密度の変換画像に密度変
換する画素密度変換装置において、前記原画像の画像デ
ータ全入力して、′前記原画像の第１の方向の画像デー
タ列全第１のクロックにより順次１画素ずつ出力する入
力バッファと、前記第１のクロックに同期して計数され
、前記原画像の第１の方向の密度変換率を定めるＮ進カ
ウンタと、 前記原画像の前記第１の方向の画像データ列が前記入力
バッファより出力され終わるたびに発生する第２のクロ
ックに同期して計数され、前記原画像の第２の方向の密
度変換率を定めるＭ進カウンタと、 前記入カバソファより出力する画素全順次入力し、前記
Ｎ進カウンタにより定められる前記第１の方向の密度変
換率と前記Ｍ進カウンタにより定められる前記第２の方
向の密度変換率とに基づく前記原画像のＮ画素×Ｍ画素
の画素ブロックごとにこの画素ブロック内の全画素の論
理利金前記変換画像の１画素として出力する密度変換部
とを備え、 前記原画像を前記第１の方向に１外、前記第２の方向に
１膚の密度変換をおこなうこと全特徴とする画素密度変
換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57205871A JPS5995768A (ja) | 1982-11-24 | 1982-11-24 | 画素密度変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57205871A JPS5995768A (ja) | 1982-11-24 | 1982-11-24 | 画素密度変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5995768A true JPS5995768A (ja) | 1984-06-01 |
Family
ID=16514100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57205871A Pending JPS5995768A (ja) | 1982-11-24 | 1982-11-24 | 画素密度変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5995768A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4710823A (en) * | 1984-06-08 | 1987-12-01 | Dainippon Screen Mfg. Co., Ltd. | Density conversion in image reproduction |
| JPH02146081A (ja) * | 1988-06-13 | 1990-06-05 | Internatl Business Mach Corp <Ibm> | 多色イメージ表示方法と装置 |
-
1982
- 1982-11-24 JP JP57205871A patent/JPS5995768A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4710823A (en) * | 1984-06-08 | 1987-12-01 | Dainippon Screen Mfg. Co., Ltd. | Density conversion in image reproduction |
| JPH02146081A (ja) * | 1988-06-13 | 1990-06-05 | Internatl Business Mach Corp <Ibm> | 多色イメージ表示方法と装置 |
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