JPS5994904A - バイアス発生回路 - Google Patents
バイアス発生回路Info
- Publication number
- JPS5994904A JPS5994904A JP57204744A JP20474482A JPS5994904A JP S5994904 A JPS5994904 A JP S5994904A JP 57204744 A JP57204744 A JP 57204744A JP 20474482 A JP20474482 A JP 20474482A JP S5994904 A JPS5994904 A JP S5994904A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- bias
- channel transistor
- voltage
- vtn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
- H03K3/3545—Stabilisation of output, e.g. using crystal
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はバイアス発生回路に係り、特に相補型絶縁ゲー
ト電界効果トランジスタ（以下ＣＭＯ８と略す）のＮチ
ャネルとＰチャネルの閾値電圧の和を発生させ、電源と
して利用することにより、ゲート回路の貫通電流を、殆
んど無視出来る位に小さくするバイアス発生回路に関す
る。
ト電界効果トランジスタ（以下ＣＭＯ８と略す）のＮチ
ャネルとＰチャネルの閾値電圧の和を発生させ、電源と
して利用することにより、ゲート回路の貫通電流を、殆
んど無視出来る位に小さくするバイアス発生回路に関す
る。
最近１時計用に水晶発振回路が使われるようになり、電
池駆動の為、０ＭＯ８でも低消費電力化が問題にな−リ
、 １μＡ以下に下げる必要が生じて来た。しかも、０
ＭＯ８を用いた発振器は、その性格上、電源電圧がＮチ
ャネルトランジスタの閾ａ電圧（以下ＶＴＮと略す）と
Ｐチャネルトランジスタの閾値電圧（以下ＶＴＰと略す
）の和以上でないと動作しない。ところでｓ ＶＴＮ
ＶＴＰは、拡散工程でのばらつき、温度によるばらつき
等がある為、電源電圧は、それを見込んで決めなくては
ならない。その為１条件によっては、非常に大きな貫通
電流が流れる恐れがある。第２図に水晶発振回路の概略
図を示す。図中抵抗Ｒで端子４のバイアス点を決める。
池駆動の為、０ＭＯ８でも低消費電力化が問題にな−リ
、 １μＡ以下に下げる必要が生じて来た。しかも、０
ＭＯ８を用いた発振器は、その性格上、電源電圧がＮチ
ャネルトランジスタの閾ａ電圧（以下ＶＴＮと略す）と
Ｐチャネルトランジスタの閾値電圧（以下ＶＴＰと略す
）の和以上でないと動作しない。ところでｓ ＶＴＮ
ＶＴＰは、拡散工程でのばらつき、温度によるばらつき
等がある為、電源電圧は、それを見込んで決めなくては
ならない。その為１条件によっては、非常に大きな貫通
電流が流れる恐れがある。第２図に水晶発振回路の概略
図を示す。図中抵抗Ｒで端子４のバイアス点を決める。
それを第３図に示す。ここで曲線はインバータの伝達特
性で、Ｑ点がバイアス点となる。図中工はＮチャネルト
ランジスタがオフ、■はＰチャネルトランジスタがオフ
、■は両方共オンの領域であり、この領域を狭くすれば
、利得は上がり、貫通電流は下がる。
性で、Ｑ点がバイアス点となる。図中工はＮチャネルト
ランジスタがオフ、■はＰチャネルトランジスタがオフ
、■は両方共オンの領域であり、この領域を狭くすれば
、利得は上がり、貫通電流は下がる。
不発明はかかる従来の欠点を除いたバイアス発生回路を
提供するものである。
提供するものである。
本発明の特徴は、同一基板上に形成された相補型絶縁ゲ
ート電界効果半導体装置において、Ｎチャネルトランジ
スタの閾値電圧とＰチャネルトランジスタの閾値電圧の
和の電圧を発生するバイアス発生回路にある。そして、
このバイアス発生回路を満足子べ（、Ｎチャネルトラン
ジスタのソースと基板を接地し、ドレインとゲートを接
続し、Ｐチャネルトランジスタのソースと基板を電源に
接続し、ドレインとゲートを接続し、上述のＮチャネル
トランジスタのドレインとゲートに接続し、出力とする
ことが好ましい。またこのバイアス発生回路の出力を第
２のＰチャネルトランジスタのゲートとドレインに接続
し、第２．第３のＰチャネルトランジスタの基板を電源
に接続し、第３のＰチャネルトランジスタのドレインと
ゲートｆ：第２０Ｐチャネルトランジスタのソースと接
続して出力することも好ましい構成である。
ート電界効果半導体装置において、Ｎチャネルトランジ
スタの閾値電圧とＰチャネルトランジスタの閾値電圧の
和の電圧を発生するバイアス発生回路にある。そして、
このバイアス発生回路を満足子べ（、Ｎチャネルトラン
ジスタのソースと基板を接地し、ドレインとゲートを接
続し、Ｐチャネルトランジスタのソースと基板を電源に
接続し、ドレインとゲートを接続し、上述のＮチャネル
トランジスタのドレインとゲートに接続し、出力とする
ことが好ましい。またこのバイアス発生回路の出力を第
２のＰチャネルトランジスタのゲートとドレインに接続
し、第２．第３のＰチャネルトランジスタの基板を電源
に接続し、第３のＰチャネルトランジスタのドレインと
ゲートｆ：第２０Ｐチャネルトランジスタのソースと接
続して出力することも好ましい構成である。
以下に本発明の一実施例を示す。
＠１図が、本発明実施例の回路である。まずＰチャネル
トランジスタＱｌのソースと基板を電源ＶＤＤに、Ｎチ
ャネルトランジスタＯ２のソースと基板’１ＧＮＤにつ
なぎ、ゲートとドレインをつなぐと、バイアス回路が構
成され、出力ｔ”Ｖｔ とすると となる。ここで、ＫＮ、 ＫＰ ｆ；ｊ トランジスタ
の導電係数である。ここで■Ｐ／ＫＮを小さく選ぶと、
■ｌは、はぼＶＴＮに等しくなる。次に、共にＰチャ、
ネルのトランジスタＱ３＊ Ｏ４に図のように接続する
。ここで％Ｑ’のドレインとゲートはＱ”ｍＯ２の出力
端子１に接続する。するとｓ Ｑ３＃ Ｏ４の出力端子
２の電位■鵞は下式で表わされる。
トランジスタＱｌのソースと基板を電源ＶＤＤに、Ｎチ
ャネルトランジスタＯ２のソースと基板’１ＧＮＤにつ
なぎ、ゲートとドレインをつなぐと、バイアス回路が構
成され、出力ｔ”Ｖｔ とすると となる。ここで、ＫＮ、 ＫＰ ｆ；ｊ トランジスタ
の導電係数である。ここで■Ｐ／ＫＮを小さく選ぶと、
■ｌは、はぼＶＴＮに等しくなる。次に、共にＰチャ、
ネルのトランジスタＱ３＊ Ｏ４に図のように接続する
。ここで％Ｑ’のドレインとゲートはＱ”ｍＯ２の出力
端子１に接続する。するとｓ Ｑ３＃ Ｏ４の出力端子
２の電位■鵞は下式で表わされる。
ここでｖ’ｒｐ’は、Ｑ’に基板バイアスがかかること
による閾値電圧であり、ＫＰ３． ＫＰ４はＯ３，Ｏ４
の導伝係数である。ここでｎ’を小さくすると、Ｖ２は
ほぼＶＴＮ とｖＴＰ’の和となり。
による閾値電圧であり、ＫＰ３． ＫＰ４はＯ３，Ｏ４
の導伝係数である。ここでｎ’を小さくすると、Ｖ２は
ほぼＶＴＮ とｖＴＰ’の和となり。
基板バイアス効果を無視すると、ははＶＴＮとＶＴＩ’
の和となる。基板効果はＳＯ８構造又はダブル・ウェル
構造を用いて基板を分離しｓ Ｏ４の基板を端子２に接
続する場合には発生しない為、純粋にｖＴＮ トＶ’ｒ
ｉ’ （Ｄ和トナル。
の和となる。基板効果はＳＯ８構造又はダブル・ウェル
構造を用いて基板を分離しｓ Ｏ４の基板を端子２に接
続する場合には発生しない為、純粋にｖＴＮ トＶ’ｒ
ｉ’ （Ｄ和トナル。
次に第４図に示す様に端子２の出力を電源電圧として使
用して１発振回路に接続すると、Ｐチャネルトランジス
タＱｓは、基板バイアスがかかり、閾値電圧はＯ４と同
じ＜ｓ Ｖ７ｐになる。その為、貫通電流は、殆んど
流れなくなると共に、工程能力、温度変化に無関係であ
る。またｍＯ８もＳＯ８構造又はダブル・ウェル構造の
場合、基板を端子２に接続すれば基板バイアス効果は無
くなることは明らかである。
用して１発振回路に接続すると、Ｐチャネルトランジス
タＱｓは、基板バイアスがかかり、閾値電圧はＯ４と同
じ＜ｓ Ｖ７ｐになる。その為、貫通電流は、殆んど
流れなくなると共に、工程能力、温度変化に無関係であ
る。またｍＯ８もＳＯ８構造又はダブル・ウェル構造の
場合、基板を端子２に接続すれば基板バイアス効果は無
くなることは明らかである。
第１図におけるレシオの取り方とバイアス電流について
述べる。トランジスタＱｌとＯ２，Ｏ３とＯ４に流れる
電流をほぼ同じとすると、端子１の電位は式（１）から
変動するがＫＰの値が２ＫＦに変 ５− したことに相当する。よってトランジスタのゲート幅全
Ｗ、ゲート長をＬとして、Ｑ、２．Ｏ４の＆化を５０７
５．Ｑｌ、Ｏ３のＷ／Ｌを５１５０とした場合Ｑ１〜Ｑ
４の導伝係数全ＫＰ １． ＫＮ２． ＫＰＭ、 Ｋ’
Ｐ４とすると、ＫＰＩとＫＰ３はほぼ同じで７．５Ｘ１
０−７（Ａ／Ｖ２）ｅ ＫＮ２ ハ１．５Ｘ１０−’（
Ａ／Ｖ２）、 ＫＰ４ ハフ、５Ｘ１０’−５（Ａ／Ｖ
２） ８度トナ力、ＶＤＤ＝１．５Ｖ。
述べる。トランジスタＱｌとＯ２，Ｏ３とＯ４に流れる
電流をほぼ同じとすると、端子１の電位は式（１）から
変動するがＫＰの値が２ＫＦに変 ５− したことに相当する。よってトランジスタのゲート幅全
Ｗ、ゲート長をＬとして、Ｑ、２．Ｏ４の＆化を５０７
５．Ｑｌ、Ｏ３のＷ／Ｌを５１５０とした場合Ｑ１〜Ｑ
４の導伝係数全ＫＰ １． ＫＮ２． ＫＰＭ、 Ｋ’
Ｐ４とすると、ＫＰＩとＫＰ３はほぼ同じで７．５Ｘ１
０−７（Ａ／Ｖ２）ｅ ＫＮ２ ハ１．５Ｘ１０−’（
Ａ／Ｖ２）、 ＫＰ４ ハフ、５Ｘ１０’−５（Ａ／Ｖ
２） ８度トナ力、ＶＤＤ＝１．５Ｖ。
ＶＴＮ”ＶＴＰ”０−６Ｖ（！：Ｔｈ（！：、端子ｉｏ
’を位ａ、はぼ０．６３Ｖ、端子２の電位は、基板バイ
アス効果を無視するとほぼ１．２０Ｖとなりｓ Ｏ２に
流れるバイアス電流は０．１μＡであり、充分に実現可
能である。
’を位ａ、はぼ０．６３Ｖ、端子２の電位は、基板バイ
アス効果を無視するとほぼ１．２０Ｖとなりｓ Ｏ２に
流れるバイアス電流は０．１μＡであり、充分に実現可
能である。
以上述べてきたように、バイアス回路でＮチャネルとＰ
チャネルの閾値電圧の和を出力し、それを電源として使
用することによ−リ、発振器等の貫通電流を抑えること
ができる。
チャネルの閾値電圧の和を出力し、それを電源として使
用することによ−リ、発振器等の貫通電流を抑えること
ができる。
第４図は１本発明の一実施例のバイアス回路。
第２図は従来の発振回路、ＷＪ３図は発振回路の〕（イ
アス点を示す図、第４図は発振器の電源として ６− 本発明実施例のバイアス回路を適用した例、である。 なお図において、 １・・・・・・バイアス回路入力、２・・団・バイアス
回路出力、５・・・・・・水晶振動子、６・旧・・水晶
発振回路のバイアス点、である。 ７− １
アス点を示す図、第４図は発振器の電源として ６− 本発明実施例のバイアス回路を適用した例、である。 なお図において、 １・・・・・・バイアス回路入力、２・・団・バイアス
回路出力、５・・・・・・水晶振動子、６・旧・・水晶
発振回路のバイアス点、である。 ７− １
Claims (1)
- （１）同一基板上に形成された相補型絶縁ゲート電界効
果半導体ａｔにおいて、Ｎチャネルトランジスタの閾値
電圧とＰチャネルトランジスタの閾値電圧の和の電圧を
発生することを特徴とするバイアス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57204744A JPS5994904A (ja) | 1982-11-22 | 1982-11-22 | バイアス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57204744A JPS5994904A (ja) | 1982-11-22 | 1982-11-22 | バイアス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994904A true JPS5994904A (ja) | 1984-05-31 |
Family
ID=16495601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57204744A Pending JPS5994904A (ja) | 1982-11-22 | 1982-11-22 | バイアス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994904A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918231A (ja) * | 1995-07-03 | 1997-01-17 | Seiko Epson Corp | 定電圧回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5277655A (en) * | 1975-12-24 | 1977-06-30 | Seiko Epson Corp | Oscillating circuit |
| JPS53140070A (en) * | 1977-05-13 | 1978-12-06 | Seiko Epson Corp | Electronic watch |
| JPS5755601A (en) * | 1980-09-20 | 1982-04-02 | Ricoh Elemex Corp | Quartz oscillating circuit |
-
1982
- 1982-11-22 JP JP57204744A patent/JPS5994904A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5277655A (en) * | 1975-12-24 | 1977-06-30 | Seiko Epson Corp | Oscillating circuit |
| JPS53140070A (en) * | 1977-05-13 | 1978-12-06 | Seiko Epson Corp | Electronic watch |
| JPS5755601A (en) * | 1980-09-20 | 1982-04-02 | Ricoh Elemex Corp | Quartz oscillating circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918231A (ja) * | 1995-07-03 | 1997-01-17 | Seiko Epson Corp | 定電圧回路 |
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