JPH04158629A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH04158629A JPH04158629A JP2283486A JP28348690A JPH04158629A JP H04158629 A JPH04158629 A JP H04158629A JP 2283486 A JP2283486 A JP 2283486A JP 28348690 A JP28348690 A JP 28348690A JP H04158629 A JPH04158629 A JP H04158629A
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- mos transistor
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- channel mos
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- 238000006243 chemical reaction Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 230000000694 effects Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 102100037807 GATOR complex protein MIOS Human genes 0.000 description 1
- 101000950705 Homo sapiens GATOR complex protein MIOS Proteins 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路で実現されたレベル変換回路に
係り、特にCMOSレベルをECL(Emltt−er
Coupl@d Loglc)レベルに変換するレベ
ル変換回路に関するものである。
係り、特にCMOSレベルをECL(Emltt−er
Coupl@d Loglc)レベルに変換するレベ
ル変換回路に関するものである。
0MOSの論理振幅は通常5vであり、ECU、の論理
レベルは−0,9V、−1,7Vである。そして、0M
OSの論理レベルをECLの論理レベルに変換する回路
として従来第2図に示す回路がある。
レベルは−0,9V、−1,7Vである。そして、0M
OSの論理レベルをECLの論理レベルに変換する回路
として従来第2図に示す回路がある。
従来のレベル変換回路の一例を示すlK2図において、
1は定電流源で、この定電fL源1を負電源vSSとN
チャネル型MOSトランジスタ20ソース電極に接続し
、入力膚子71kNチャネル型萌トランジスタ2のゲー
ト電極とPチャネル型MOSトランジスタ3のゲート電
極に接続し、Nチャネル型纏笈トランジスタ2のサブス
トレート電極を負電源VSSK接続し、Nチャネル型肛
トランジスタ2のドレイン電極をPチャネル型ISトラ
ンジスタ3のドレイン電極とPチャネル型MIOSトラ
ンジスタ4のドレイン電極およびゲート電極とPチャネ
ル型′に/fDSトランジスタ5のゲート電極に接続し
、正電源VDDをPチャネル型MOSトランジスタ3.
4.5の各ソース電極および各サブストレート電極に接
続し、Pチャネル型MOSトランジスタ5のドレイン電
極を出力端子8と接続し、抵抗素子(負荷抵抗)6を出
力端子8とVTT電極9に接続して構成されていた。
1は定電流源で、この定電fL源1を負電源vSSとN
チャネル型MOSトランジスタ20ソース電極に接続し
、入力膚子71kNチャネル型萌トランジスタ2のゲー
ト電極とPチャネル型MOSトランジスタ3のゲート電
極に接続し、Nチャネル型纏笈トランジスタ2のサブス
トレート電極を負電源VSSK接続し、Nチャネル型肛
トランジスタ2のドレイン電極をPチャネル型ISトラ
ンジスタ3のドレイン電極とPチャネル型MIOSトラ
ンジスタ4のドレイン電極およびゲート電極とPチャネ
ル型′に/fDSトランジスタ5のゲート電極に接続し
、正電源VDDをPチャネル型MOSトランジスタ3.
4.5の各ソース電極および各サブストレート電極に接
続し、Pチャネル型MOSトランジスタ5のドレイン電
極を出力端子8と接続し、抵抗素子(負荷抵抗)6を出
力端子8とVTT電極9に接続して構成されていた。
このように構成され次レベル変換回路において、入力端
子7がVDD (OV )のときPチャネル型MOSト
ランジスタ3はオフ状態でNチャネル型MDS )ラン
ジスタ2がオン状態となり、定電流源1の電流がPチャ
ネル型MDSトランジスタ4に流れる。
子7がVDD (OV )のときPチャネル型MOSト
ランジスタ3はオフ状態でNチャネル型MDS )ラン
ジスタ2がオン状態となり、定電流源1の電流がPチャ
ネル型MDSトランジスタ4に流れる。
ここで、Pチャネル型IK)S)ランジスタ4,5はカ
レントミラー回路を構成している。そして、Pチャネル
型MOS)ランジスタ4.5にin;+1t[ID4+
Iil& は下記(1) 、 (2)式で与えられる。
レントミラー回路を構成している。そして、Pチャネル
型MOS)ランジスタ4.5にin;+1t[ID4+
Iil& は下記(1) 、 (2)式で与えられる。
Iゎ、=土μF CO!五(■。5Vy)” ・・(
1)2 L4 1 Ws IDs” fipcox (Yes Vt)2
”(2)2 Ls ここで、μアは2MOSの電荷移動度N cotは率位
面積当念りのゲートa化膜容量、Vアは2MOSのしき
い値電圧、Lはゲート長、Wはゲート幅、vanはゲー
トソース間電圧である。
1)2 L4 1 Ws IDs” fipcox (Yes Vt)2
”(2)2 Ls ここで、μアは2MOSの電荷移動度N cotは率位
面積当念りのゲートa化膜容量、Vアは2MOSのしき
い値電圧、Lはゲート長、Wはゲート幅、vanはゲー
トソース間電圧である。
つぎに、Pチャネル型MOiS )ランジスタ4.5に
流れる電iI*nとIl、の比を求めると下記(3)式
この(3)式はPチャネル型MOS)ランジスタ4゜5
のゲート幅とゲート長の比でPチャネル型MOSトラン
ジスタ5の電1Iosは決まることを意味する。
流れる電iI*nとIl、の比を求めると下記(3)式
この(3)式はPチャネル型MOS)ランジスタ4゜5
のゲート幅とゲート長の比でPチャネル型MOSトラン
ジスタ5の電1Iosは決まることを意味する。
いま、負荷抵抗(抵抗素子)6を50Ω、VTT電源9
の電圧を−1,7■% Ies=10Isi トナル
Lうにw4t L4 t ws l Ls を設定す
ると、定電流源1の電流値が1.6mAであれば負荷抵
抗6で生じる電圧降下はO,SVで出力端子8の電位F
i−0,9■となる。そL−(、入力端子r カVss
(−5,2V )のときNチャネル型MOSトランジ
スタ2はオフ状態、Pチャネル型MOS)ランジスタ3
はオン状態でPチャネル型MOS)ランジスタ4,5は
オフ状態となり、負荷抵抗6には電流が流れないので出
力端子8は−1,7Vとなる。
の電圧を−1,7■% Ies=10Isi トナル
Lうにw4t L4 t ws l Ls を設定す
ると、定電流源1の電流値が1.6mAであれば負荷抵
抗6で生じる電圧降下はO,SVで出力端子8の電位F
i−0,9■となる。そL−(、入力端子r カVss
(−5,2V )のときNチャネル型MOSトランジ
スタ2はオフ状態、Pチャネル型MOS)ランジスタ3
はオン状態でPチャネル型MOS)ランジスタ4,5は
オフ状態となり、負荷抵抗6には電流が流れないので出
力端子8は−1,7Vとなる。
以上のように、入力端子TがQVのとき出力層子8は一
〇、9VK、まター5.2V17)ときには−1,7■
となりCMOSレベルをECLレベルに変換できる回路
構成となってい友。
〇、9VK、まター5.2V17)ときには−1,7■
となりCMOSレベルをECLレベルに変換できる回路
構成となってい友。
この従来のレベル変換回路では、入力増子がVDD (
OV )のとき、温度、電源電圧の変動および半導体集
積回路の製造バラツキによりPチャネル型MOS)ラン
ジスタ4,5で構成されるカレントミラー回路の動作点
がずれ、Pチャネル型MOBトランジスタ4,5の電流
が変動する九めECLの論理振幅のスペックを保証でき
なくなるという課題があつ次。
OV )のとき、温度、電源電圧の変動および半導体集
積回路の製造バラツキによりPチャネル型MOS)ラン
ジスタ4,5で構成されるカレントミラー回路の動作点
がずれ、Pチャネル型MOBトランジスタ4,5の電流
が変動する九めECLの論理振幅のスペックを保証でき
なくなるという課題があつ次。
本発明のレベル変換回路は、定電流源を負電源とNチャ
ネル型MOS)ランジスタのソース電極に接続し、入力
端子を上記Nチャネル型MOSトランジスタのゲート電
極と第1のPチャネル型MOSトランジスタのゲート電
極に接続し、上記Nチャネル型MOS)ランジスタのサ
ブストレート電極を負電源に接続し、上記Nチャネル型
MOSトランジスタのドレイン電極を上記第1のPチャ
ネル型MOSトランジスタのドレイン電極と第2のPチ
ャネル型MOS)ランジスタのドレイン電極およびゲー
ト電極と第3のPチャネル型MOSトランジスタのゲー
ト電極に接続し、正電源を上記第1のPチャネル型MO
& )う/ジスタのソース電極およびサブストレート電
極と上記第2のPチャネル型MOSトランジスタのソー
ス電極およびサブストレート電極と上記第30Pチャネ
ル型MOSトランジスタのソース電極に接続し、出力端
子を上記第3のPチャネル型MOSトランジスタのドレ
イン電極に接続して構成されるレベル変換回路において
、制#端子を上記第30Pチャネル型MOSトランジス
タのサブストレート電極に接続したものである。
ネル型MOS)ランジスタのソース電極に接続し、入力
端子を上記Nチャネル型MOSトランジスタのゲート電
極と第1のPチャネル型MOSトランジスタのゲート電
極に接続し、上記Nチャネル型MOS)ランジスタのサ
ブストレート電極を負電源に接続し、上記Nチャネル型
MOSトランジスタのドレイン電極を上記第1のPチャ
ネル型MOSトランジスタのドレイン電極と第2のPチ
ャネル型MOS)ランジスタのドレイン電極およびゲー
ト電極と第3のPチャネル型MOSトランジスタのゲー
ト電極に接続し、正電源を上記第1のPチャネル型MO
& )う/ジスタのソース電極およびサブストレート電
極と上記第2のPチャネル型MOSトランジスタのソー
ス電極およびサブストレート電極と上記第30Pチャネ
ル型MOSトランジスタのソース電極に接続し、出力端
子を上記第3のPチャネル型MOSトランジスタのドレ
イン電極に接続して構成されるレベル変換回路において
、制#端子を上記第30Pチャネル型MOSトランジス
タのサブストレート電極に接続したものである。
本発明においては、出力段のPチャネルオープンドレイ
ントランジスタのバックゲートバイアスを制御する。
ントランジスタのバックゲートバイアスを制御する。
以下、図面に基づき本発明の実施例を詳細に説明する。
第1図は本発明によるレベル変換回路の一実施例を示す
回路図である。
回路図である。
この第1図において第2図と同一符号のものは相当部分
を示し、10はPチャネル型MOS)ランジスタ5のサ
ブストレート電極に接続された制御端子である。そして
、Pチャネル型MOS)ランジスタ5のソース電極は正
電@ VDDに接続されている。
を示し、10はPチャネル型MOS)ランジスタ5のサ
ブストレート電極に接続された制御端子である。そして
、Pチャネル型MOS)ランジスタ5のソース電極は正
電@ VDDに接続されている。
この第1図に示す実施例においては、正電源VDDをP
チャネル型MOSトランジスタ3のソース電極およびサ
ブストレート電極とPチャネル型MO5トランジスタ4
のソース電極およびサブストレート電極とPチャネル型
MOSトランジスタ5のソース電極に接続し、制御端子
1aをPチャネル型MOS)ランジスタ5のサブストレ
ート電極に接続し、出力端子8″ficF’チャネル型
MOS)ランジスタ5のドレイン電極に接続して構成し
ている。
チャネル型MOSトランジスタ3のソース電極およびサ
ブストレート電極とPチャネル型MO5トランジスタ4
のソース電極およびサブストレート電極とPチャネル型
MOSトランジスタ5のソース電極に接続し、制御端子
1aをPチャネル型MOS)ランジスタ5のサブストレ
ート電極に接続し、出力端子8″ficF’チャネル型
MOS)ランジスタ5のドレイン電極に接続して構成し
ている。
MOS トランジスタはサブストレート中に拡散によっ
てソース電極、ドレイン電&を形成し、このサブストレ
ート中に絶縁物を介して金属を蒸着してゲート電極が形
成される。そして、MOS )ランジスタはゲート電極
とソース電極間の電位によりゲート電極下のチャネルを
通る電流を制御してトランジスタ動作をする。サブスト
レートに逆バイアス方向く電圧を印加することによりM
OSトランジスタのチャネルコンダクタンスが変調され
もこの効果はバックゲート効果として知られている。通
常はMOS )ランジスタのソース電極あるいは電源電
圧に接続して逆バイアス金印加しておく。
てソース電極、ドレイン電&を形成し、このサブストレ
ート中に絶縁物を介して金属を蒸着してゲート電極が形
成される。そして、MOS )ランジスタはゲート電極
とソース電極間の電位によりゲート電極下のチャネルを
通る電流を制御してトランジスタ動作をする。サブスト
レートに逆バイアス方向く電圧を印加することによりM
OSトランジスタのチャネルコンダクタンスが変調され
もこの効果はバックゲート効果として知られている。通
常はMOS )ランジスタのソース電極あるいは電源電
圧に接続して逆バイアス金印加しておく。
本発明はこのMOS トランジスタのバックゲート効果
に着目し、Pチャネル型MOS)ランジスタのサブスト
レート(Nウェル)の電圧を制御することにより出力段
のPチャネルオーブンドレイントランジスタの電iを調
整しECLのDCスペックを保証した論理振幅を提供す
るものである。
に着目し、Pチャネル型MOS)ランジスタのサブスト
レート(Nウェル)の電圧を制御することにより出力段
のPチャネルオーブンドレイントランジスタの電iを調
整しECLのDCスペックを保証した論理振幅を提供す
るものである。
つぎに第1図に示す実施例の動作を説明する。
まず、入力瑞子TがVDD (Q V )のときNチャ
ネル型MOS)ランジスタ2はオン状態となシ、Pチャ
ネル型MOSトランジスタ4には定電流源1の電流が流
れる。ここで、Pチャネル型MOS)ランジスタ4.5
はカレントミラー回路であるのでPチャネル型MOS)
ランジスタ5に流れるt k I o sは下記(4)
式で示される。
ネル型MOS)ランジスタ2はオン状態となシ、Pチャ
ネル型MOSトランジスタ4には定電流源1の電流が流
れる。ここで、Pチャネル型MOS)ランジスタ4.5
はカレントミラー回路であるのでPチャネル型MOS)
ランジスタ5に流れるt k I o sは下記(4)
式で示される。
この11fiIゆ5によジ出力端子8にはECLレベル
でハイの電位が得られる。
でハイの電位が得られる。
い1、MOS)ランジスタのドレインtiを■。、ゲー
ト電圧を■。、ドレイン電圧をVゎ、しきい11電圧を
V、とするとIゆはV、、Vア、■、の関数であり、ド
レイン電流工。は下記(5)式で与えられる。
ト電圧を■。、ドレイン電圧をVゎ、しきい11電圧を
V、とするとIゆはV、、Vア、■、の関数であり、ド
レイン電流工。は下記(5)式で与えられる。
Io−βC(vs−v?)2] ・・
・・・(5)ここでβは定数である。
・・・(5)ここでβは定数である。
そして、バンクゲートバイアス電圧■、、とするとV、
とV、。の関係は下記(6)式のようになる。
とV、。の関係は下記(6)式のようになる。
V、=KO十に1(2φ、 +v1.) ’/”
・自・(6)ここでKO+ Klは定数、−2はフェ
ルミ電位である。
・自・(6)ここでKO+ Klは定数、−2はフェ
ルミ電位である。
この(6)式よりバックゲートバイアス電圧vlaの絶
対値が増加するとMOS トランジスタのしきい値電圧
をVtは増加する。そして、ドレイン電流I。
対値が増加するとMOS トランジスタのしきい値電圧
をVtは増加する。そして、ドレイン電流I。
は(6)式を(5)弐に代入して下記(7)式で表され
る。
る。
■、−βC<Vo −(Ko +K上(2φ、+V、。
)’/” ))” ) −(7)この(7)式dMOS
トランジスタのバックゲートバイアス電圧■、oを制御
することにエリドレイン電流I、を変化させることがで
きることを示す。このバックゲートバイアス賦圧Vso
tl”人きくするとドレイン電[1゜は小さくなり、バ
ックゲートバイアス電圧V賞。を小さくするとドレイン
電流I。
トランジスタのバックゲートバイアス電圧■、oを制御
することにエリドレイン電流I、を変化させることがで
きることを示す。このバックゲートバイアス賦圧Vso
tl”人きくするとドレイン電[1゜は小さくなり、バ
ックゲートバイアス電圧V賞。を小さくするとドレイン
電流I。
は犬きくなる。そして、温度、電源電圧変動および半導
体集積回路の製造バラツキにより動作点がずれて出力段
のPチャネル型MOSトランジスタ5の電a X Ds
が変動しても、制御端子10よりPチャネル型MOS)
ランジスタ5のバンクゲート(Nウェル)のバイアスに
94%することによりECLレベルでハイの電位が得ら
れる。
体集積回路の製造バラツキにより動作点がずれて出力段
のPチャネル型MOSトランジスタ5の電a X Ds
が変動しても、制御端子10よりPチャネル型MOS)
ランジスタ5のバンクゲート(Nウェル)のバイアスに
94%することによりECLレベルでハイの電位が得ら
れる。
そして、入力端子Tがvss(−5,2V)のときはP
チャネル型MOSトランジスタ5はオフ状態となるたり
電流は流れず、出力端子8にはVTT電源9のtUがE
CLレベルでロウの電位が得られる。
チャネル型MOSトランジスタ5はオフ状態となるたり
電流は流れず、出力端子8にはVTT電源9のtUがE
CLレベルでロウの電位が得られる。
以上説明し次ように本発明に、出力段のPチャネルオー
ブンドレイントランジスタのバックケートバイアスを制
御することにより、ECLのDCスペックを保証し乏論
理振幅を得ることができる効果を有する。
ブンドレイントランジスタのバックケートバイアスを制
御することにより、ECLのDCスペックを保証し乏論
理振幅を得ることができる効果を有する。
第1図は本発明によるレベル変換回路の一実施例を示す
回路図、第2図は従来のレベル変換回路の一例を示す回
路図である。 1・・・・定電流源、2・・・・Nチャネル型MOSト
ランジスタ、3〜5sae舎Pチャネル型MOSトラン
ジスタ、6・・・・抵抗素子、1・・・・入力端子、8
・・・・出力端子、9・・・・■r電源、10・・・・
制御端子、VDD・・・・正電源、vSS・・・・負電
源。 特許出願人 日本鑞気エンジニアリング株式会社代
理 人 山 川 政 樹
回路図、第2図は従来のレベル変換回路の一例を示す回
路図である。 1・・・・定電流源、2・・・・Nチャネル型MOSト
ランジスタ、3〜5sae舎Pチャネル型MOSトラン
ジスタ、6・・・・抵抗素子、1・・・・入力端子、8
・・・・出力端子、9・・・・■r電源、10・・・・
制御端子、VDD・・・・正電源、vSS・・・・負電
源。 特許出願人 日本鑞気エンジニアリング株式会社代
理 人 山 川 政 樹
Claims (1)
- 定電流源を負電源とNチャネル型MOSトランジスタの
ソース電極に接続し、入力端子を前記Nチャネル型MO
Sトランジスタのゲート電極と第1のPチャネル型MO
Sトランジスタのゲート電極に接続し、前記Nチャネル
型MOSトランジスタのサブストレート電極を負電源に
接続し、前記Nチャネル型MOSトランジスタのドレイ
ン電極を前記第1のPチャネル型MOSトランジスタの
ドレイン電極と第2のPチャネル型MOSトランジスタ
のドレイン電極およびゲート電極と第3のPチャネル型
MOSトランジスタのゲート電極に接続し、正電源を前
記第1のPチャネル型MOSトランジスタのソース電極
およびサブストレート電極と前記第2のPチャネル型M
OSトランジスタのソース電極およびサブストレート電
極と前記第3のPチャネル型MOSトランジスタのソー
ス電極に接続し、出力端子を前記第3のPチャネル型M
OSトランジスタのドレイン電極に接続して構成される
レベル変換回路において、制御端子を前記第3のPチャ
ネル型MOSトランジスタのサブストレート電極に接続
したことを特徴とするレベル変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2283486A JPH04158629A (ja) | 1990-10-23 | 1990-10-23 | レベル変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2283486A JPH04158629A (ja) | 1990-10-23 | 1990-10-23 | レベル変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04158629A true JPH04158629A (ja) | 1992-06-01 |
Family
ID=17666176
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2283486A Pending JPH04158629A (ja) | 1990-10-23 | 1990-10-23 | レベル変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04158629A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019107102A1 (ja) * | 2017-11-30 | 2019-06-06 | 日立オートモティブシステムズ株式会社 | センサ出力回路 |
-
1990
- 1990-10-23 JP JP2283486A patent/JPH04158629A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019107102A1 (ja) * | 2017-11-30 | 2019-06-06 | 日立オートモティブシステムズ株式会社 | センサ出力回路 |
JP2019102903A (ja) * | 2017-11-30 | 2019-06-24 | 日立オートモティブシステムズ株式会社 | センサ出力回路 |
US11381228B2 (en) | 2017-11-30 | 2022-07-05 | Hitachi Astemo, Ltd. | Sensor output circuit |
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