JPH04158629A - レベル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路で実現されたレベル変換回路に
係り、特にＣＭＯＳレベルをＥＣＬ（Ｅｍｌｔｔ−ｅｒ
　Ｃｏｕｐｌ＠ｄ　Ｌｏｇｌｃ）レベルに変換するレベ
ル変換回路に関するものである。

〔従来の技術〕

０ＭＯＳの論理振幅は通常５ｖであり、ＥＣＵ、の論理
レベルは−０，９Ｖ、−１，７Ｖである。そして、０Ｍ
ＯＳの論理レベルをＥＣＬの論理レベルに変換する回路
として従来第２図に示す回路がある。

従来のレベル変換回路の一例を示すｌＫ２図において、
１は定電流源で、この定電ｆＬ源１を負電源ｖＳＳとＮ
チャネル型ＭＯＳトランジスタ２０ソース電極に接続し
、入力膚子７１ｋＮチャネル型萌トランジスタ２のゲー
ト電極とＰチャネル型ＭＯＳトランジスタ３のゲート電
極に接続し、Ｎチャネル型纏笈トランジスタ２のサブス
トレート電極を負電源ＶＳＳＫ接続し、Ｎチャネル型肛
トランジスタ２のドレイン電極をＰチャネル型ＩＳトラ
ンジスタ３のドレイン電極とＰチャネル型ＭＩＯＳトラ
ンジスタ４のドレイン電極およびゲート電極とＰチャネ
ル型′に／ｆＤＳトランジスタ５のゲート電極に接続し
、正電源ＶＤＤをＰチャネル型ＭＯＳトランジスタ３．
４．５の各ソース電極および各サブストレート電極に接
続し、Ｐチャネル型ＭＯＳトランジスタ５のドレイン電
極を出力端子８と接続し、抵抗素子（負荷抵抗）６を出
力端子８とＶＴＴ電極９に接続して構成されていた。

このように構成され次レベル変換回路において、入力端
子７がＶＤＤ　（ＯＶ　）のときＰチャネル型ＭＯＳト
ランジスタ３はオフ状態でＮチャネル型ＭＤＳ　）ラン
ジスタ２がオン状態となり、定電流源１の電流がＰチャ
ネル型ＭＤＳトランジスタ４に流れる。

ここで、Ｐチャネル型ＩＫ）Ｓ）ランジスタ４，５はカ
レントミラー回路を構成している。そして、Ｐチャネル
型ＭＯＳ）ランジスタ４．５にｉｎ；＋１ｔ［ＩＤ４＋
Ｉｉｌ＆　は下記（１）　、　（２）式で与えられる。

Ｉゎ、＝土μＦ　ＣＯ！五（■。５Ｖｙ）”　　・・（
１）２　　　　　Ｌ４ １　　　　　Ｗｓ ＩＤｓ”　　ｆｉｐｃｏｘ　　　（Ｙｅｓ　　Ｖｔ）２
”（２）２　　　　　Ｌｓ ここで、μアは２ＭＯＳの電荷移動度Ｎ　ｃｏｔは率位
面積当念りのゲートａ化膜容量、Ｖアは２ＭＯＳのしき
い値電圧、Ｌはゲート長、Ｗはゲート幅、ｖａｎはゲー
トソース間電圧である。

つぎに、Ｐチャネル型ＭＯｉＳ　）ランジスタ４．５に
流れる電ｉＩ＊ｎとＩｌ、の比を求めると下記（３）式
この（３）式はＰチャネル型ＭＯＳ）ランジスタ４゜５
のゲート幅とゲート長の比でＰチャネル型ＭＯＳトラン
ジスタ５の電１Ｉｏｓは決まることを意味する。

いま、負荷抵抗（抵抗素子）６を５０Ω、ＶＴＴ電源９
の電圧を−１，７■％　　Ｉｅｓ＝１０Ｉｓｉ　トナル
Ｌうにｗ４ｔ　Ｌ４　ｔ　ｗｓ　ｌ　Ｌｓ　　を設定す
ると、定電流源１の電流値が１．６ｍＡであれば負荷抵
抗６で生じる電圧降下はＯ，ＳＶで出力端子８の電位Ｆ
ｉ−０，９■となる。そＬ−（、入力端子ｒ　カＶｓｓ
　（−５，２Ｖ　）のときＮチャネル型ＭＯＳトランジ
スタ２はオフ状態、Ｐチャネル型ＭＯＳ）ランジスタ３
はオン状態でＰチャネル型ＭＯＳ）ランジスタ４，５は
オフ状態となり、負荷抵抗６には電流が流れないので出
力端子８は−１，７Ｖとなる。

以上のように、入力端子ＴがＱＶのとき出力層子８は一
〇、９ＶＫ、まター５．２Ｖ１７）ときには−１，７■
となりＣＭＯＳレベルをＥＣＬレベルに変換できる回路
構成となってい友。

〔発明が解決しようとする課題〕

この従来のレベル変換回路では、入力増子がＶＤＤ　（
ＯＶ　）のとき、温度、電源電圧の変動および半導体集
積回路の製造バラツキによりＰチャネル型ＭＯＳ）ラン
ジスタ４，５で構成されるカレントミラー回路の動作点
がずれ、Ｐチャネル型ＭＯＢトランジスタ４，５の電流
が変動する九めＥＣＬの論理振幅のスペックを保証でき
なくなるという課題があつ次。

〔課題を解決するための手段〕

本発明のレベル変換回路は、定電流源を負電源とＮチャ
ネル型ＭＯＳ）ランジスタのソース電極に接続し、入力
端子を上記Ｎチャネル型ＭＯＳトランジスタのゲート電
極と第１のＰチャネル型ＭＯＳトランジスタのゲート電
極に接続し、上記Ｎチャネル型ＭＯＳ）ランジスタのサ
ブストレート電極を負電源に接続し、上記Ｎチャネル型
ＭＯＳトランジスタのドレイン電極を上記第１のＰチャ
ネル型ＭＯＳトランジスタのドレイン電極と第２のＰチ
ャネル型ＭＯＳ）ランジスタのドレイン電極およびゲー
ト電極と第３のＰチャネル型ＭＯＳトランジスタのゲー
ト電極に接続し、正電源を上記第１のＰチャネル型ＭＯ
＆　）う／ジスタのソース電極およびサブストレート電
極と上記第２のＰチャネル型ＭＯＳトランジスタのソー
ス電極およびサブストレート電極と上記第３０Ｐチャネ
ル型ＭＯＳトランジスタのソース電極に接続し、出力端
子を上記第３のＰチャネル型ＭＯＳトランジスタのドレ
イン電極に接続して構成されるレベル変換回路において
、制＃端子を上記第３０Ｐチャネル型ＭＯＳトランジス
タのサブストレート電極に接続したものである。

〔作用〕

本発明においては、出力段のＰチャネルオープンドレイ
ントランジスタのバックゲートバイアスを制御する。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明によるレベル変換回路の一実施例を示す
回路図である。

この第１図において第２図と同一符号のものは相当部分
を示し、１０はＰチャネル型ＭＯＳ）ランジスタ５のサ
ブストレート電極に接続された制御端子である。そして
、Ｐチャネル型ＭＯＳ）ランジスタ５のソース電極は正
電＠　ＶＤＤに接続されている。

この第１図に示す実施例においては、正電源ＶＤＤをＰ
チャネル型ＭＯＳトランジスタ３のソース電極およびサ
ブストレート電極とＰチャネル型ＭＯ５トランジスタ４
のソース電極およびサブストレート電極とＰチャネル型
ＭＯＳトランジスタ５のソース電極に接続し、制御端子
１ａをＰチャネル型ＭＯＳ）ランジスタ５のサブストレ
ート電極に接続し、出力端子８″ｆｉｃＦ’チャネル型
ＭＯＳ）ランジスタ５のドレイン電極に接続して構成し
ている。

ＭＯＳ　トランジスタはサブストレート中に拡散によっ
てソース電極、ドレイン電＆を形成し、このサブストレ
ート中に絶縁物を介して金属を蒸着してゲート電極が形
成される。そして、ＭＯＳ　）ランジスタはゲート電極
とソース電極間の電位によりゲート電極下のチャネルを
通る電流を制御してトランジスタ動作をする。サブスト
レートに逆バイアス方向く電圧を印加することによりＭ
ＯＳトランジスタのチャネルコンダクタンスが変調され
もこの効果はバックゲート効果として知られている。通
常はＭＯＳ　）ランジスタのソース電極あるいは電源電
圧に接続して逆バイアス金印加しておく。

本発明はこのＭＯＳ　トランジスタのバックゲート効果
に着目し、Ｐチャネル型ＭＯＳ）ランジスタのサブスト
レート（Ｎウェル）の電圧を制御することにより出力段
のＰチャネルオーブンドレイントランジスタの電ｉを調
整しＥＣＬのＤＣスペックを保証した論理振幅を提供す
るものである。

つぎに第１図に示す実施例の動作を説明する。

まず、入力瑞子ＴがＶＤＤ　（Ｑ　Ｖ　）のときＮチャ
ネル型ＭＯＳ）ランジスタ２はオン状態となシ、Ｐチャ
ネル型ＭＯＳトランジスタ４には定電流源１の電流が流
れる。ここで、Ｐチャネル型ＭＯＳ）ランジスタ４．５
はカレントミラー回路であるのでＰチャネル型ＭＯＳ）
ランジスタ５に流れるｔ　ｋ　Ｉ　ｏ　ｓは下記（４）
式で示される。

この１１ｆｉＩゆ５によジ出力端子８にはＥＣＬレベル
でハイの電位が得られる。

い１、ＭＯＳ）ランジスタのドレインｔｉを■。、ゲー
ト電圧を■。、ドレイン電圧をＶゎ、しきい１１電圧を
Ｖ、とするとＩゆはＶ、、Ｖア、■、の関数であり、ド
レイン電流工。は下記（５）式で与えられる。

Ｉｏ−βＣ（ｖｓ−ｖ？）２］　　　　　　　　　・・
・・・（５）ここでβは定数である。

そして、バンクゲートバイアス電圧■、、とするとＶ、
とＶ、。の関係は下記（６）式のようになる。

Ｖ、＝ＫＯ十に１（２φ、　＋ｖ１．）　’／”　　　
　・自・（６）ここでＫＯ＋　Ｋｌは定数、−２はフェ
ルミ電位である。

この（６）式よりバックゲートバイアス電圧ｖｌａの絶
対値が増加するとＭＯＳ　トランジスタのしきい値電圧
をＶｔは増加する。そして、ドレイン電流Ｉ。

は（６）式を（５）弐に代入して下記（７）式で表され
る。

■、−βＣ＜Ｖｏ　−（Ｋｏ　＋Ｋ上（２φ、＋Ｖ、。

）’／”　））”　）　−（７）この（７）式ｄＭＯＳ
トランジスタのバックゲートバイアス電圧■、ｏを制御
することにエリドレイン電流Ｉ、を変化させることがで
きることを示す。このバックゲートバイアス賦圧Ｖｓｏ
ｔｌ”人きくするとドレイン電［１゜は小さくなり、バ
ックゲートバイアス電圧Ｖ賞。を小さくするとドレイン
電流Ｉ。

は犬きくなる。そして、温度、電源電圧変動および半導
体集積回路の製造バラツキにより動作点がずれて出力段
のＰチャネル型ＭＯＳトランジスタ５の電ａ　Ｘ　Ｄｓ
が変動しても、制御端子１０よりＰチャネル型ＭＯＳ）
ランジスタ５のバンクゲート（Ｎウェル）のバイアスに
９４％することによりＥＣＬレベルでハイの電位が得ら
れる。

そして、入力端子Ｔがｖｓｓ（−５，２Ｖ）のときはＰ
チャネル型ＭＯＳトランジスタ５はオフ状態となるたり
電流は流れず、出力端子８にはＶＴＴ電源９のｔＵがＥ
ＣＬレベルでロウの電位が得られる。

〔発明の効果〕

以上説明し次ように本発明に、出力段のＰチャネルオー
ブンドレイントランジスタのバックケートバイアスを制
御することにより、ＥＣＬのＤＣスペックを保証し乏論
理振幅を得ることができる効果を有する。

【図面の簡単な説明】

第１図は本発明によるレベル変換回路の一実施例を示す
回路図、第２図は従来のレベル変換回路の一例を示す回
路図である。 １・・・・定電流源、２・・・・Ｎチャネル型ＭＯＳト
ランジスタ、３〜５ｓａｅ舎Ｐチャネル型ＭＯＳトラン
ジスタ、６・・・・抵抗素子、１・・・・入力端子、８
・・・・出力端子、９・・・・■ｒ電源、１０・・・・
制御端子、ＶＤＤ・・・・正電源、ｖＳＳ・・・・負電
源。 特許出願人　　　日本鑞気エンジニアリング株式会社代
　理　人　　山　　川　　政　　樹

Claims (1)

【特許請求の範囲】
1. 定電流源を負電源とＮチャネル型ＭＯＳトランジスタの
   ソース電極に接続し、入力端子を前記Ｎチャネル型ＭＯ
   Ｓトランジスタのゲート電極と第１のＰチャネル型ＭＯ
   Ｓトランジスタのゲート電極に接続し、前記Ｎチャネル
   型ＭＯＳトランジスタのサブストレート電極を負電源に
   接続し、前記Ｎチャネル型ＭＯＳトランジスタのドレイ
   ン電極を前記第１のＰチャネル型ＭＯＳトランジスタの
   ドレイン電極と第２のＰチャネル型ＭＯＳトランジスタ
   のドレイン電極およびゲート電極と第３のＰチャネル型
   ＭＯＳトランジスタのゲート電極に接続し、正電源を前
   記第１のＰチャネル型ＭＯＳトランジスタのソース電極
   およびサブストレート電極と前記第２のＰチャネル型Ｍ
   ＯＳトランジスタのソース電極およびサブストレート電
   極と前記第３のＰチャネル型ＭＯＳトランジスタのソー
   ス電極に接続し、出力端子を前記第３のＰチャネル型Ｍ
   ＯＳトランジスタのドレイン電極に接続して構成される
   レベル変換回路において、制御端子を前記第３のＰチャ
   ネル型ＭＯＳトランジスタのサブストレート電極に接続
   したことを特徴とするレベル変換回路。