JPH1097332A - カレントミラー回路 - Google Patents
カレントミラー回路Info
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- JPH1097332A JPH1097332A JP25051696A JP25051696A JPH1097332A JP H1097332 A JPH1097332 A JP H1097332A JP 25051696 A JP25051696 A JP 25051696A JP 25051696 A JP25051696 A JP 25051696A JP H1097332 A JPH1097332 A JP H1097332A
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Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタで構成され、電流値が同
じ定電流を電圧変換してディジタル回路などに用いるカ
レントミラー回路の改善に関する。 【解決手段】 第１の電圧Ｖddに第１のソースが接続
し、第１のゲートと第１のドレインが接続する第１のＭ
ＯＳトランジスタTR11と、第１の電圧Ｖddに第２のソー
スが接続し、第２のゲートが第１のゲートに接続する第
２のＭＯＳトランジスタTR12と、第３のドレインと第３
のゲートとが接続し、第３のソースが、第１の電圧Ｖdd
よりも低い第２の電圧GND に接続する第３のＭＯＳトラ
ンジスタTR13と、第１のドレインと第２の電圧GND との
間に接続する抵抗素子Ｒ11と、第２のドレインと第３の
ドレインとの間に接続し、これらの間に電位差を発生さ
せる電位差発生素子Ｒ12とを有するものである。
じ定電流を電圧変換してディジタル回路などに用いるカ
レントミラー回路の改善に関する。 【解決手段】 第１の電圧Ｖddに第１のソースが接続
し、第１のゲートと第１のドレインが接続する第１のＭ
ＯＳトランジスタTR11と、第１の電圧Ｖddに第２のソー
スが接続し、第２のゲートが第１のゲートに接続する第
２のＭＯＳトランジスタTR12と、第３のドレインと第３
のゲートとが接続し、第３のソースが、第１の電圧Ｖdd
よりも低い第２の電圧GND に接続する第３のＭＯＳトラ
ンジスタTR13と、第１のドレインと第２の電圧GND との
間に接続する抵抗素子Ｒ11と、第２のドレインと第３の
ドレインとの間に接続し、これらの間に電位差を発生さ
せる電位差発生素子Ｒ12とを有するものである。
Description
【０００１】
【発明の属する技術分野】本発明はカレントミラー回路
に関し、さらに詳しくいえば、ＭＯＳトランジスタで構
成され、電流値が同じ定電流を生成してこれを電圧変換
し、ディジタル回路の基準電圧などとして用いるカレン
トミラー回路の改善に関する。
に関し、さらに詳しくいえば、ＭＯＳトランジスタで構
成され、電流値が同じ定電流を生成してこれを電圧変換
し、ディジタル回路の基準電圧などとして用いるカレン
トミラー回路の改善に関する。
【０００２】
【従来の技術】以下で従来例に係るカレントミラー回路
について説明する。この回路は、図４に示すように、ｐ
チャネルの第１のＭＯＳトランジスタ（ＴＲ１），ｐチ
ャネルの第２のＭＯＳトランジスタ（ＴＲ２），ｎチャ
ネルの第３のＭＯＳトランジスタ（ＴＲ３）及び抵抗
（Ｒ１）を有し、第１のＭＯＳトランジスタ（ＴＲ１）
から抵抗（Ｒ１）へ流れる定電流（Ｉ１）と同じ電流値
の定電流（Ｉ２）を第２のＭＯＳトランジスタ（ＴＲ
２）→第３のＭＯＳトランジスタ（ＴＲ３）側へ流し、
これらの定電流（Ｉ１，Ｉ２）を電圧変換して第１の基
準電圧（Ｖ１），第２の基準電圧（Ｖ２）を生成して他
の回路に出力する回路である。その適用例の一つを図５
に示す。
について説明する。この回路は、図４に示すように、ｐ
チャネルの第１のＭＯＳトランジスタ（ＴＲ１），ｐチ
ャネルの第２のＭＯＳトランジスタ（ＴＲ２），ｎチャ
ネルの第３のＭＯＳトランジスタ（ＴＲ３）及び抵抗
（Ｒ１）を有し、第１のＭＯＳトランジスタ（ＴＲ１）
から抵抗（Ｒ１）へ流れる定電流（Ｉ１）と同じ電流値
の定電流（Ｉ２）を第２のＭＯＳトランジスタ（ＴＲ
２）→第３のＭＯＳトランジスタ（ＴＲ３）側へ流し、
これらの定電流（Ｉ１，Ｉ２）を電圧変換して第１の基
準電圧（Ｖ１），第２の基準電圧（Ｖ２）を生成して他
の回路に出力する回路である。その適用例の一つを図５
に示す。
【０００３】例えば５Ｖ系の電源電圧（Ｖdd）の場合に
は第１の基準電圧（Ｖ１）は４Ｖ、第２の基準電圧（Ｖ
２）は１Ｖというように、第１の基準電圧（Ｖ１）と第
２の基準電圧（Ｖ２）とは電圧値が対称になっており、
図５に示すように第１の基準電圧（Ｖ１）をｐチャネル
のＭＯＳトランジスタのゲートに出力し、第２の基準電
圧（Ｖ２）をｎチャネルのＭＯＳトランジスタに出力す
る。
は第１の基準電圧（Ｖ１）は４Ｖ、第２の基準電圧（Ｖ
２）は１Ｖというように、第１の基準電圧（Ｖ１）と第
２の基準電圧（Ｖ２）とは電圧値が対称になっており、
図５に示すように第１の基準電圧（Ｖ１）をｐチャネル
のＭＯＳトランジスタのゲートに出力し、第２の基準電
圧（Ｖ２）をｎチャネルのＭＯＳトランジスタに出力す
る。
【０００４】第１のＭＯＳトランジスタ（ＴＲ１）は電
源電圧（Ｖdd）にソースが接続し、ゲートとドレインが
接続しており、第２のＭＯＳトランジスタ（ＴＲ２）は
電源電圧（Ｖdd）にソースが接続し、ゲートが第１のＭ
ＯＳトランジスタ（ＴＲ１）のゲートに接続する。また
第３のＭＯＳトランジスタ（ＴＲ３）は第２のＭＯＳト
ランジスタ（ＴＲ２）のドレインにそのドレインが接続
され、そのソースは接地電位（ＧＮＤ）に接続されてお
り、ゲートはドレインと接続されている。第２のＭＯＳ
トランジスタ（ＴＲ２）側に流れる電流（Ｉ２）を電圧
変換する素子である。さらに、抵抗（Ｒ１）は第１のＭ
ＯＳトランジスタ（ＴＲ１）のドレインと接地電位（Ｇ
ＮＤ）との間に接続されている。
源電圧（Ｖdd）にソースが接続し、ゲートとドレインが
接続しており、第２のＭＯＳトランジスタ（ＴＲ２）は
電源電圧（Ｖdd）にソースが接続し、ゲートが第１のＭ
ＯＳトランジスタ（ＴＲ１）のゲートに接続する。また
第３のＭＯＳトランジスタ（ＴＲ３）は第２のＭＯＳト
ランジスタ（ＴＲ２）のドレインにそのドレインが接続
され、そのソースは接地電位（ＧＮＤ）に接続されてお
り、ゲートはドレインと接続されている。第２のＭＯＳ
トランジスタ（ＴＲ２）側に流れる電流（Ｉ２）を電圧
変換する素子である。さらに、抵抗（Ｒ１）は第１のＭ
ＯＳトランジスタ（ＴＲ１）のドレインと接地電位（Ｇ
ＮＤ）との間に接続されている。
【０００５】また、第１のＭＯＳトランジスタ（ＴＲ
１）と第２のＭＯＳトランジスタ（ＴＲ２）とは対にな
ってカレントミラー回路を構成する都合上、同じ動作特
性を有するものを用いている。上記回路によれば、まず
第１のＭＯＳトランジスタ（ＴＲ１）から抵抗（Ｒ１）
へ定電流（Ｉ１）が流れ、第１のＭＯＳトランジスタ
（ＴＲ１），第２のＭＯＳトランジスタ（ＴＲ２）及び
抵抗（Ｒ１）で構成されるカレントミラー回路の動作に
より、この定電流（Ｉ１）と同じ電流値の定電流（Ｉ
２）が第２のＭＯＳトランジスタ（ＴＲ２）から第３の
ＭＯＳトランジスタ（ＴＲ３）へ流れる。定電流（Ｉ
１）は、第１のＭＯＳトランジスタ（ＴＲ１）によって
電圧変換されて第１の基準電圧（Ｖ１）が生成され、定
電流（Ｉ２）は第３のＭＯＳトランジスタ（ＴＲ３）に
よって電圧変換されて第２の基準電圧（Ｖ２）が生成さ
れ、不図示の外部回路にこれら第１，第２の基準電圧
（Ｖ１，Ｖ２）が出力される。
１）と第２のＭＯＳトランジスタ（ＴＲ２）とは対にな
ってカレントミラー回路を構成する都合上、同じ動作特
性を有するものを用いている。上記回路によれば、まず
第１のＭＯＳトランジスタ（ＴＲ１）から抵抗（Ｒ１）
へ定電流（Ｉ１）が流れ、第１のＭＯＳトランジスタ
（ＴＲ１），第２のＭＯＳトランジスタ（ＴＲ２）及び
抵抗（Ｒ１）で構成されるカレントミラー回路の動作に
より、この定電流（Ｉ１）と同じ電流値の定電流（Ｉ
２）が第２のＭＯＳトランジスタ（ＴＲ２）から第３の
ＭＯＳトランジスタ（ＴＲ３）へ流れる。定電流（Ｉ
１）は、第１のＭＯＳトランジスタ（ＴＲ１）によって
電圧変換されて第１の基準電圧（Ｖ１）が生成され、定
電流（Ｉ２）は第３のＭＯＳトランジスタ（ＴＲ３）に
よって電圧変換されて第２の基準電圧（Ｖ２）が生成さ
れ、不図示の外部回路にこれら第１，第２の基準電圧
（Ｖ１，Ｖ２）が出力される。
【０００６】
【発明が解決しようとする課題】上述のカレントミラー
回路は、第１のＭＯＳトランジスタ（ＴＲ１），第２の
ＭＯＳトランジスタ（ＴＲ２），抵抗（Ｒ１）で構成さ
れるカレントミラー回路により、第１のＭＯＳトランジ
スタ（ＴＲ１）側で作られた電流と同じ電流値の定電流
（Ｉ２）を第２のＭＯＳトランジスタ（ＴＲ２）側へ転
移させており、第１のＭＯＳトランジスタ（ＴＲ１）と
第２のＭＯＳトランジスタ（ＴＲ２）は何れもゲート電
圧を等しくし、その飽和領域で動作させている。
回路は、第１のＭＯＳトランジスタ（ＴＲ１），第２の
ＭＯＳトランジスタ（ＴＲ２），抵抗（Ｒ１）で構成さ
れるカレントミラー回路により、第１のＭＯＳトランジ
スタ（ＴＲ１）側で作られた電流と同じ電流値の定電流
（Ｉ２）を第２のＭＯＳトランジスタ（ＴＲ２）側へ転
移させており、第１のＭＯＳトランジスタ（ＴＲ１）と
第２のＭＯＳトランジスタ（ＴＲ２）は何れもゲート電
圧を等しくし、その飽和領域で動作させている。
【０００７】この動作において重要な事は、トランジス
タの飽和特性であり、ドレイン−ソース間の電圧（Ｖd
s）によらず、ドレイン−ソース間の電流（Ｉds）が一
定の電流となることである。そうでないとドレイン−ソ
ース間の電圧（Ｖds）が異なった時に、カレントミラー
回路として適正に動作しないことがあるからである。こ
の詳細について具体的に以下で説明する。ここでは電源
電圧（Ｖdd）を５Ｖとする。
タの飽和特性であり、ドレイン−ソース間の電圧（Ｖd
s）によらず、ドレイン−ソース間の電流（Ｉds）が一
定の電流となることである。そうでないとドレイン−ソ
ース間の電圧（Ｖds）が異なった時に、カレントミラー
回路として適正に動作しないことがあるからである。こ
の詳細について具体的に以下で説明する。ここでは電源
電圧（Ｖdd）を５Ｖとする。
【０００８】第１のＭＯＳトランジスタ（ＴＲ１）はゲ
ート−ドレイン間が接続されており、ドレイン−ソース
間の電圧（Ｖd1）は、Ｖtp（第１のＭＯＳトランジスタ
のスレッショルド電圧）＋α（ある一定電圧）と設定さ
れ、約１Ｖとなる。一方、第２のＭＯＳトランジスタ
（ＴＲ２）のドレイン−ソース間の電圧（Ｖd2）につい
ては、第２のＭＯＳトランジスタ（ＴＲ２）のソースの
電位すなわち５Ｖと、ドレインの電位すなわち第３のＭ
ＯＳトランジスタ（ＴＲ３）のソースの電位との差にな
る。
ート−ドレイン間が接続されており、ドレイン−ソース
間の電圧（Ｖd1）は、Ｖtp（第１のＭＯＳトランジスタ
のスレッショルド電圧）＋α（ある一定電圧）と設定さ
れ、約１Ｖとなる。一方、第２のＭＯＳトランジスタ
（ＴＲ２）のドレイン−ソース間の電圧（Ｖd2）につい
ては、第２のＭＯＳトランジスタ（ＴＲ２）のソースの
電位すなわち５Ｖと、ドレインの電位すなわち第３のＭ
ＯＳトランジスタ（ＴＲ３）のソースの電位との差にな
る。
【０００９】第３のＭＯＳトランジスタ（ＴＲ３）はゲ
ート−ドレイン間が接続されており、第３のＭＯＳトラ
ンジスタ（ＴＲ３）のドレイン−ソース間の電位差は、
Ｖtn（第３のＭＯＳトランジスタのスレッショルド電
圧）＋α（ある一定電圧）と設定されており、約１Ｖと
なる。また、ソースは接地電位（ＧＮＤ）なので、第３
のＭＯＳトランジスタ（ＴＲ３）のドレインの電位は１
Ｖとなる。
ート−ドレイン間が接続されており、第３のＭＯＳトラ
ンジスタ（ＴＲ３）のドレイン−ソース間の電位差は、
Ｖtn（第３のＭＯＳトランジスタのスレッショルド電
圧）＋α（ある一定電圧）と設定されており、約１Ｖと
なる。また、ソースは接地電位（ＧＮＤ）なので、第３
のＭＯＳトランジスタ（ＴＲ３）のドレインの電位は１
Ｖとなる。
【００１０】従って、前記第２のＭＯＳトランジスタ
（ＴＲ２）のドレイン−ソース間の電圧（Ｖd2）は、ソ
ースの電位とドレインの電位との差すなわち５−１＝４
Ｖとなる。このように、第１のＭＯＳトランジスタ（Ｔ
Ｒ１）と第２のＭＯＳトランジスタ（ＴＲ２）とでは、
ドレイン−ソース間の電圧（Ｖd1，Ｖd2）が一般的に異
なる。
（ＴＲ２）のドレイン−ソース間の電圧（Ｖd2）は、ソ
ースの電位とドレインの電位との差すなわち５−１＝４
Ｖとなる。このように、第１のＭＯＳトランジスタ（Ｔ
Ｒ１）と第２のＭＯＳトランジスタ（ＴＲ２）とでは、
ドレイン−ソース間の電圧（Ｖd1，Ｖd2）が一般的に異
なる。
【００１１】このため、ドレイン−ソース間電流（Ｉd
s）がドレイン−ソース間電圧（Ｖds）に依存して変化
するような場合には、第１のＭＯＳトランジスタ（ＴＲ
１）に流れる電流と第２のＭＯＳトランジスタ（ＴＲ
２）に流れる電流が異なるので、カレントミラーとして
適正に動作しないことがある。この点について図６を参
照しながら説明する。図６は、ＭＯＳトランジスタの飽
和特性を示す図である。
s）がドレイン−ソース間電圧（Ｖds）に依存して変化
するような場合には、第１のＭＯＳトランジスタ（ＴＲ
１）に流れる電流と第２のＭＯＳトランジスタ（ＴＲ
２）に流れる電流が異なるので、カレントミラーとして
適正に動作しないことがある。この点について図６を参
照しながら説明する。図６は、ＭＯＳトランジスタの飽
和特性を示す図である。
【００１２】一般的にＭＯＳトランジスタは図６に示す
ように、前記ドレイン−ソース間電圧（Ｖds）が上昇す
ると、ドレイン−ソース間に流れる電流（Ｉds）は飽和
領域においてはほぼ一定になる。これが飽和特性が「良
好」な場合である。しかしＭＯＳトランジスタのチャネ
ル長が短くなったりすると、ドレイン−ソース間に流れ
る電流（Ｉds）は飽和領域において一定にならず、多少
増加する傾向にある。これが飽和特性が「劣化」した場
合である（図６）。
ように、前記ドレイン−ソース間電圧（Ｖds）が上昇す
ると、ドレイン−ソース間に流れる電流（Ｉds）は飽和
領域においてはほぼ一定になる。これが飽和特性が「良
好」な場合である。しかしＭＯＳトランジスタのチャネ
ル長が短くなったりすると、ドレイン−ソース間に流れ
る電流（Ｉds）は飽和領域において一定にならず、多少
増加する傾向にある。これが飽和特性が「劣化」した場
合である（図６）。
【００１３】飽和特性が劣化すると、ドレイン−ソース
間の電圧によってドレイン電流（Ｉds）が変化する。上
述のように一般に図４のような回路構成をとった場合、
第１，第２のＭＯＳトランジスタのドレイン−ソース間
電圧（Ｖd1，Ｖd2）は一般に異なるので、本来同じドレ
イン電流が流れるべき第１，第２のＭＯＳトランジスタ
（ＴＲ１，ＴＲ２）に同じ電流が流れず、カレントミラ
ーとして正しく動作しない不都合が生じる。
間の電圧によってドレイン電流（Ｉds）が変化する。上
述のように一般に図４のような回路構成をとった場合、
第１，第２のＭＯＳトランジスタのドレイン−ソース間
電圧（Ｖd1，Ｖd2）は一般に異なるので、本来同じドレ
イン電流が流れるべき第１，第２のＭＯＳトランジスタ
（ＴＲ１，ＴＲ２）に同じ電流が流れず、カレントミラ
ーとして正しく動作しない不都合が生じる。
【００１４】このような問題を抑止する為に、従来は飽
和特性と関係するトランジスタのチャネル長を長くする
ことでゲート−ソース間電圧（Ｖds）によらずドレイン
−ソース間電流（Ｉds）が一定の電流となるようにし
て、カレントミラーとして正しい動作をさせ、適正な基
準電圧（Ｖ１，Ｖ２）を生成していた。しかしながら、
微細化が要求されることなどにより、チャネル長を長く
することが困難となり、飽和特性の劣化が避けられず、
ドレイン−ソース間電流（Ｉds）がドレイン−ソース間
電圧（Ｖds）に依存して変化してしまい、カレントミラ
ーとして適正に動作せず、基準電圧（Ｖ１，Ｖ２）も所
定の値と異なってしまい、所望の動作をしないという問
題が生じていた。
和特性と関係するトランジスタのチャネル長を長くする
ことでゲート−ソース間電圧（Ｖds）によらずドレイン
−ソース間電流（Ｉds）が一定の電流となるようにし
て、カレントミラーとして正しい動作をさせ、適正な基
準電圧（Ｖ１，Ｖ２）を生成していた。しかしながら、
微細化が要求されることなどにより、チャネル長を長く
することが困難となり、飽和特性の劣化が避けられず、
ドレイン−ソース間電流（Ｉds）がドレイン−ソース間
電圧（Ｖds）に依存して変化してしまい、カレントミラ
ーとして適正に動作せず、基準電圧（Ｖ１，Ｖ２）も所
定の値と異なってしまい、所望の動作をしないという問
題が生じていた。
【００１５】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、図１に示すように第１のソー
ス，第１のゲート及び第１のドレインを有し、第１の電
圧に前記第１のソースが接続し、前記第１のゲートと前
記第１のドレインが接続する第１のＭＯＳトランジスタ
と、第２のソース，第２のゲート及び第２のドレインを
有し、前記第１の電圧に前記第２のソースが接続し、前
記第２のゲートが前記第１のゲートに接続する第２のＭ
ＯＳトランジスタと、第３のソース，第３のゲート及び
第３のドレインを有し、前記第３のドレインと前記第３
のゲートとが接続し、前記第３のソースが、前記第１の
電圧よりも低い第２の電圧に接続する第３のＭＯＳトラ
ンジスタと、前記第１のドレインと前記第２の電圧との
間に接続する抵抗素子と、前記第２のドレインと前記第
３のドレインとの間に接続し、これらの間に電位差を発
生させる電位差生成素子とを有するカレントミラー回路
により、上記課題を解決するものである。
に鑑み成されたもので、図１に示すように第１のソー
ス，第１のゲート及び第１のドレインを有し、第１の電
圧に前記第１のソースが接続し、前記第１のゲートと前
記第１のドレインが接続する第１のＭＯＳトランジスタ
と、第２のソース，第２のゲート及び第２のドレインを
有し、前記第１の電圧に前記第２のソースが接続し、前
記第２のゲートが前記第１のゲートに接続する第２のＭ
ＯＳトランジスタと、第３のソース，第３のゲート及び
第３のドレインを有し、前記第３のドレインと前記第３
のゲートとが接続し、前記第３のソースが、前記第１の
電圧よりも低い第２の電圧に接続する第３のＭＯＳトラ
ンジスタと、前記第１のドレインと前記第２の電圧との
間に接続する抵抗素子と、前記第２のドレインと前記第
３のドレインとの間に接続し、これらの間に電位差を発
生させる電位差生成素子とを有するカレントミラー回路
により、上記課題を解決するものである。
【００１６】
【発明の実施の形態】以下で、本発明の実施形態に係る
カレントミラー回路について図面を参照しながら説明す
る。この回路は、図１、図２に示すように、ｐチャネル
の第１のＭＯＳトランジスタ（ＴＲ１１），ｐチャネル
の第２のＭＯＳトランジスタ（ＴＲ１２），ｎチャネル
の第３のＭＯＳトランジスタ（ＴＲ１３），第１の抵抗
（Ｒ１１）及び第２の抵抗（Ｒ１２）を有し、第１のＭ
ＯＳトランジスタ（ＴＲ１１）から抵抗（Ｒ１１）へ流
れる定電流（Ｉ１１）と同じ電流値の定電流（Ｉ１２）
を第２のＭＯＳトランジスタ（ＴＲ１２），第３のＭＯ
Ｓトランジスタ（ＴＲ１３）側へ流し、これらの定電流
（Ｉ１１，Ｉ１２）を電圧変換して第１の基準電圧（Ｖ
１１），第２の基準電圧（Ｖ１２）を生成して外部の回
路に出力する回路である。
カレントミラー回路について図面を参照しながら説明す
る。この回路は、図１、図２に示すように、ｐチャネル
の第１のＭＯＳトランジスタ（ＴＲ１１），ｐチャネル
の第２のＭＯＳトランジスタ（ＴＲ１２），ｎチャネル
の第３のＭＯＳトランジスタ（ＴＲ１３），第１の抵抗
（Ｒ１１）及び第２の抵抗（Ｒ１２）を有し、第１のＭ
ＯＳトランジスタ（ＴＲ１１）から抵抗（Ｒ１１）へ流
れる定電流（Ｉ１１）と同じ電流値の定電流（Ｉ１２）
を第２のＭＯＳトランジスタ（ＴＲ１２），第３のＭＯ
Ｓトランジスタ（ＴＲ１３）側へ流し、これらの定電流
（Ｉ１１，Ｉ１２）を電圧変換して第１の基準電圧（Ｖ
１１），第２の基準電圧（Ｖ１２）を生成して外部の回
路に出力する回路である。
【００１７】これらの基準電圧は、電源電圧（Ｖdd）が
５Ｖの場合には第１の基準電圧（Ｖ１１）は４Ｖ、第２
の基準電圧（Ｖ１２）は１Ｖというように、第１の基準
電圧（Ｖ１１）と第２の基準電圧（Ｖ２）とは電圧値が
対称になっている。このようにして生成された基準電圧
は、例えば第１の基準電圧（Ｖ１１）がｐチャネルのＭ
ＯＳトランジスタのゲートに出力され、第２の基準電圧
（Ｖ１２）がｎチャネルのＭＯＳトランジスタに出力さ
れるというような用途に用いられる。
５Ｖの場合には第１の基準電圧（Ｖ１１）は４Ｖ、第２
の基準電圧（Ｖ１２）は１Ｖというように、第１の基準
電圧（Ｖ１１）と第２の基準電圧（Ｖ２）とは電圧値が
対称になっている。このようにして生成された基準電圧
は、例えば第１の基準電圧（Ｖ１１）がｐチャネルのＭ
ＯＳトランジスタのゲートに出力され、第２の基準電圧
（Ｖ１２）がｎチャネルのＭＯＳトランジスタに出力さ
れるというような用途に用いられる。
【００１８】前記第１のＭＯＳトランジスタ（ＴＲ１
１）は第１の電圧の一例である電源電圧（Ｖdd）にソー
スが接続し、ゲートとドレインが接続しており、第２の
ＭＯＳトランジスタ（ＴＲ１２）は電源電圧（Ｖdd）に
ソースが接続し、ゲートが第１のＭＯＳトランジスタ
（ＴＲ１１）のゲートに接続する。また、第３のＭＯＳ
トランジスタ（ＴＲ１３）は、そのドレインが第２の抵
抗（Ｒ１２）を介して第２のＭＯＳトランジスタ（ＴＲ
１２）のドレインに接続され、そのソースは接地電位
（ＧＮＤ）に接続されており、ゲートは自身のドレイン
と接続されている。これは第２のＭＯＳトランジスタ
（ＴＲ１２）側に流れる定電流（Ｉ１２）を電圧変換す
る素子である。さらに、第１の抵抗（Ｒ１１）は第１の
ＭＯＳトランジスタ（ＴＲ１１）のドレインと、第２の
電圧の一例である接地電位（ＧＮＤ）との間に接続され
ている。
１）は第１の電圧の一例である電源電圧（Ｖdd）にソー
スが接続し、ゲートとドレインが接続しており、第２の
ＭＯＳトランジスタ（ＴＲ１２）は電源電圧（Ｖdd）に
ソースが接続し、ゲートが第１のＭＯＳトランジスタ
（ＴＲ１１）のゲートに接続する。また、第３のＭＯＳ
トランジスタ（ＴＲ１３）は、そのドレインが第２の抵
抗（Ｒ１２）を介して第２のＭＯＳトランジスタ（ＴＲ
１２）のドレインに接続され、そのソースは接地電位
（ＧＮＤ）に接続されており、ゲートは自身のドレイン
と接続されている。これは第２のＭＯＳトランジスタ
（ＴＲ１２）側に流れる定電流（Ｉ１２）を電圧変換す
る素子である。さらに、第１の抵抗（Ｒ１１）は第１の
ＭＯＳトランジスタ（ＴＲ１１）のドレインと、第２の
電圧の一例である接地電位（ＧＮＤ）との間に接続され
ている。
【００１９】また、前記第１のＭＯＳトランジスタ（Ｔ
Ｒ１１）と前記第２のＭＯＳトランジスタ（ＴＲ１２）
とは対になってカレントミラー回路を構成する都合上、
同じ動作特性を有するものを用いている。さらに、第２
の抵抗（Ｒ１２）は電位差生成素子の一例であって、第
２のＭＯＳトランジスタ（ＴＲ１２）のドレイン−ソー
ス間電圧（Ｖｄ12）が第１のＭＯＳトランジスタ（ＴＲ
１１）のドレイン−ソース間電圧（Ｖｄ11）とほぼ等し
くなるような電位差を発生させる素子である。
Ｒ１１）と前記第２のＭＯＳトランジスタ（ＴＲ１２）
とは対になってカレントミラー回路を構成する都合上、
同じ動作特性を有するものを用いている。さらに、第２
の抵抗（Ｒ１２）は電位差生成素子の一例であって、第
２のＭＯＳトランジスタ（ＴＲ１２）のドレイン−ソー
ス間電圧（Ｖｄ12）が第１のＭＯＳトランジスタ（ＴＲ
１１）のドレイン−ソース間電圧（Ｖｄ11）とほぼ等し
くなるような電位差を発生させる素子である。
【００２０】上記回路によれば、まず第１のＭＯＳトラ
ンジスタ（ＴＲ１１）から第１の抵抗（Ｒ１１）へ定電
流（Ｉ１１）が流れ、第１のＭＯＳトランジスタ（ＴＲ
１１），第２のＭＯＳトランジスタ（ＴＲ１２）及び第
１の抵抗（Ｒ１１）で構成されるカレントミラー回路の
動作により、この定電流（Ｉ１１）と同じ電流値の定電
流（Ｉ１２）が第２のＭＯＳトランジスタ（ＴＲ１２）
から第３のＭＯＳトランジスタ（ＴＲ１３）へ流れる。
ンジスタ（ＴＲ１１）から第１の抵抗（Ｒ１１）へ定電
流（Ｉ１１）が流れ、第１のＭＯＳトランジスタ（ＴＲ
１１），第２のＭＯＳトランジスタ（ＴＲ１２）及び第
１の抵抗（Ｒ１１）で構成されるカレントミラー回路の
動作により、この定電流（Ｉ１１）と同じ電流値の定電
流（Ｉ１２）が第２のＭＯＳトランジスタ（ＴＲ１２）
から第３のＭＯＳトランジスタ（ＴＲ１３）へ流れる。
【００２１】定電流（Ｉ１１）は第１のＭＯＳトランジ
スタ（ＴＲ１１）によって電圧変換されて第１の基準電
圧（Ｖ１１）が生成され、定電流（Ｉ１２）は第３のＭ
ＯＳトランジスタ（ＴＲ１３）によって電圧変換されて
第２の基準電圧（Ｖ１２）が生成され、不図示の外部回
路にこれら第１，第２の基準電圧（Ｖ１１，Ｖ１２）が
出力される。
スタ（ＴＲ１１）によって電圧変換されて第１の基準電
圧（Ｖ１１）が生成され、定電流（Ｉ１２）は第３のＭ
ＯＳトランジスタ（ＴＲ１３）によって電圧変換されて
第２の基準電圧（Ｖ１２）が生成され、不図示の外部回
路にこれら第１，第２の基準電圧（Ｖ１１，Ｖ１２）が
出力される。
【００２２】このとき、従来回路では第１のＭＯＳトラ
ンジスタ（ＴＲ１）のドレイン−ソース間電圧（Ｖd1）
と第２のＭＯＳトランジスタ（ＴＲ２）のドレイン−ソ
ース間電圧（Ｖd2）とが異なるために、飽和特性が劣化
してドレイン−ソース間電流（Ｉds）がドレイン−ソー
ス間電圧（Ｖds）に依存して変化するようなトランジス
タを用いた場合に、第１，第２のＭＯＳトランジスタ
（ＴＲ１，ＴＲ２）に流れる定電流（Ｉ１，Ｉ２）が異
なってカレントミラーとして動作しないことがあった。
ンジスタ（ＴＲ１）のドレイン−ソース間電圧（Ｖd1）
と第２のＭＯＳトランジスタ（ＴＲ２）のドレイン−ソ
ース間電圧（Ｖd2）とが異なるために、飽和特性が劣化
してドレイン−ソース間電流（Ｉds）がドレイン−ソー
ス間電圧（Ｖds）に依存して変化するようなトランジス
タを用いた場合に、第１，第２のＭＯＳトランジスタ
（ＴＲ１，ＴＲ２）に流れる定電流（Ｉ１，Ｉ２）が異
なってカレントミラーとして動作しないことがあった。
【００２３】しかしながら本実施形態に係る回路によれ
ば、第２のＭＯＳトランジスタ（ＴＲ１２）のドレイン
と第３のＭＯＳトランジスタ（ＴＲ１３）のドレインと
の間に第２の抵抗（Ｒ１２）が接続されているので、通
常では第２のＭＯＳトランジスタ（ＴＲ１２）のドレイ
ンの電位が上昇し、第２のＭＯＳトランジスタ（ＴＲ１
２）のドレイン−ソース間電圧（Ｖｄ12）が、ほぼ第１
のＭＯＳトランジスタ（ＴＲ１１）のドレイン−ソース
間電圧（Ｖｄ11）に等しくなるように設定することがで
きる。
ば、第２のＭＯＳトランジスタ（ＴＲ１２）のドレイン
と第３のＭＯＳトランジスタ（ＴＲ１３）のドレインと
の間に第２の抵抗（Ｒ１２）が接続されているので、通
常では第２のＭＯＳトランジスタ（ＴＲ１２）のドレイ
ンの電位が上昇し、第２のＭＯＳトランジスタ（ＴＲ１
２）のドレイン−ソース間電圧（Ｖｄ12）が、ほぼ第１
のＭＯＳトランジスタ（ＴＲ１１）のドレイン−ソース
間電圧（Ｖｄ11）に等しくなるように設定することがで
きる。
【００２４】本実施形態では電源電圧（Ｖdd）を５Ｖと
しているので、この数値に即して具体的にこの詳細を以
下で説明する。第１のＭＯＳトランジスタ（ＴＲ１１）
はゲート−ドレイン間が接続されており、ドレイン−ソ
ース間電圧（Ｖd11）は、Ｖtp（第１のＭＯＳトランジ
スタのスレッショルド電圧）＋α（ある一定電圧）と設
定され、約１Ｖとなる。
しているので、この数値に即して具体的にこの詳細を以
下で説明する。第１のＭＯＳトランジスタ（ＴＲ１１）
はゲート−ドレイン間が接続されており、ドレイン−ソ
ース間電圧（Ｖd11）は、Ｖtp（第１のＭＯＳトランジ
スタのスレッショルド電圧）＋α（ある一定電圧）と設
定され、約１Ｖとなる。
【００２５】一方、第２のＭＯＳトランジスタ（ＴＲ１
２）のドレイン−ソース間電圧（Ｖd12）については、
第２のＭＯＳトランジスタ（ＴＲ１２）のソースの電位
すなわち５Ｖと、ドレインの電位との差になる。第３の
ＭＯＳトランジスタ（ＴＲ１３）はゲート−ソース間が
接続されており、第３のＭＯＳトランジスタ（ＴＲ１
３）のドレイン−ソース間の電位差は、Ｖtn（第３のＭ
ＯＳトランジスタのスレッショルド電圧）＋α（ある一
定電圧）と設定され、約１Ｖとなり、ドレインは接地電
位（ＧＮＤ）なので、第３のＭＯＳトランジスタ（ＴＲ
１３）のソースの電位は１Ｖとなる。
２）のドレイン−ソース間電圧（Ｖd12）については、
第２のＭＯＳトランジスタ（ＴＲ１２）のソースの電位
すなわち５Ｖと、ドレインの電位との差になる。第３の
ＭＯＳトランジスタ（ＴＲ１３）はゲート−ソース間が
接続されており、第３のＭＯＳトランジスタ（ＴＲ１
３）のドレイン−ソース間の電位差は、Ｖtn（第３のＭ
ＯＳトランジスタのスレッショルド電圧）＋α（ある一
定電圧）と設定され、約１Ｖとなり、ドレインは接地電
位（ＧＮＤ）なので、第３のＭＯＳトランジスタ（ＴＲ
１３）のソースの電位は１Ｖとなる。
【００２６】これに、第２の抵抗（Ｒ１２）による電圧
降下が加わる。第２の抵抗（Ｒ１２）では約３Ｖの電圧
降下が生じる様に抵抗値を設定しておけば、第２のＭＯ
Ｓトランジスタ（ＴＲ１２）のドレインの電位は１＋３
＝４Ｖとなり、第２のＭＯＳトランジスタ（ＴＲ１２）
のドレイン−ソース間電圧（Ｖｄ12）は、ソースの電位
とドレインの電位との差すなわち５−４＝１Ｖとなる。
降下が加わる。第２の抵抗（Ｒ１２）では約３Ｖの電圧
降下が生じる様に抵抗値を設定しておけば、第２のＭＯ
Ｓトランジスタ（ＴＲ１２）のドレインの電位は１＋３
＝４Ｖとなり、第２のＭＯＳトランジスタ（ＴＲ１２）
のドレイン−ソース間電圧（Ｖｄ12）は、ソースの電位
とドレインの電位との差すなわち５−４＝１Ｖとなる。
【００２７】このように、第２の抵抗（Ｒ１２）を第２
のＭＯＳトランジスタ（ＴＲ１２）のドレインと第３の
ＭＯＳトランジスタ（ＴＲ１３）のドレインとの間に接
続することで、第１のＭＯＳトランジスタ（ＴＲ１１）
と第２のＭＯＳトランジスタ（ＴＲ１２）のドレイン−
ソース間電圧（Ｖd11，Ｖd12）をほぼ同じに設定するこ
とができる。
のＭＯＳトランジスタ（ＴＲ１２）のドレインと第３の
ＭＯＳトランジスタ（ＴＲ１３）のドレインとの間に接
続することで、第１のＭＯＳトランジスタ（ＴＲ１１）
と第２のＭＯＳトランジスタ（ＴＲ１２）のドレイン−
ソース間電圧（Ｖd11，Ｖd12）をほぼ同じに設定するこ
とができる。
【００２８】このため、ドレイン−ソース間電流（Ｉd
s）がドレイン−ソース間電圧（Ｖds）に依存して変化
するように、飽和特性が劣化したトランジスタを用いて
も、図３に示すように第１，第２のＭＯＳトランジスタ
のドレイン−ソース間電圧（Ｖｄ11，Ｖｄ12）がほぼ等
しければ、これらに流れる定電流（Ｉ１１，Ｉ１２）の
電流値もほぼ等しくなるのでカレントミラーとして適正
に動作することができる。
s）がドレイン−ソース間電圧（Ｖds）に依存して変化
するように、飽和特性が劣化したトランジスタを用いて
も、図３に示すように第１，第２のＭＯＳトランジスタ
のドレイン−ソース間電圧（Ｖｄ11，Ｖｄ12）がほぼ等
しければ、これらに流れる定電流（Ｉ１１，Ｉ１２）の
電流値もほぼ等しくなるのでカレントミラーとして適正
に動作することができる。
【００２９】従って、生成される第１，第２の基準電圧
（Ｖ１１，Ｖ１２）についても適正なものを生成するこ
とが可能になる。本発明は特に、飽和特性が劣化した素
子に用いることが有効であり、また、チャネル長が比較
的細いトランジスタを使用することができ、比較的大電
流のカレントミラー回路作製が容易となる。
（Ｖ１１，Ｖ１２）についても適正なものを生成するこ
とが可能になる。本発明は特に、飽和特性が劣化した素
子に用いることが有効であり、また、チャネル長が比較
的細いトランジスタを使用することができ、比較的大電
流のカレントミラー回路作製が容易となる。
【００３０】なお、本実施形態では電位差生成素子とし
て第２の抵抗素子を用いているが、本発明はこれに限ら
ず、例えばＭＯＳトランジスタのゲート−ソース間を短
絡させたものや、あるいはダイオードなど、電位差を生
じさせる素子であれば、およそどのようなものであって
も、同様の効果を奏する。尚、本実施の形態では、第１
のＭＯＳトランジスタ及び第２のＭＯＳトランジスタは
ｐチャネルのＭＯＳトランジスタ、第３のＭＯＳトラン
ジスタはｎチャネルのＭＯＳトランジスタとしたが、当
然のことながら第１のＭＯＳトランジスタ及び第２のＭ
ＯＳトランジスタはｎチャネルのＭＯＳトランジスタ、
第３のＭＯＳトランジスタはｐチャネルのＭＯＳトラン
ジスタとしても良い。
て第２の抵抗素子を用いているが、本発明はこれに限ら
ず、例えばＭＯＳトランジスタのゲート−ソース間を短
絡させたものや、あるいはダイオードなど、電位差を生
じさせる素子であれば、およそどのようなものであって
も、同様の効果を奏する。尚、本実施の形態では、第１
のＭＯＳトランジスタ及び第２のＭＯＳトランジスタは
ｐチャネルのＭＯＳトランジスタ、第３のＭＯＳトラン
ジスタはｎチャネルのＭＯＳトランジスタとしたが、当
然のことながら第１のＭＯＳトランジスタ及び第２のＭ
ＯＳトランジスタはｎチャネルのＭＯＳトランジスタ、
第３のＭＯＳトランジスタはｐチャネルのＭＯＳトラン
ジスタとしても良い。
【００３１】
【発明の効果】以上説明したように、本発明に係るカレ
ントミラー回路によれば、第１のソース，第１のゲート
及び第１のドレインを有し、第１の電圧に前記第１のソ
ースあるいは前記第１のドレインが接続し、前記第１の
ゲートと前記第１のドレインあるいはソースが接続する
第１のＭＯＳトランジスタと、第２のソース，第２のゲ
ート及び第２のドレインを有し、前記第１の電圧に前記
第２のソースあるいは第２のドレインが接続し、前記第
２のゲートが前記第１のゲートに接続する第２のＭＯＳ
トランジスタと、第３のドレイン，第３のゲート及び第
３のソースを有し、前記第３のドレインあるいは前記第
３のソースと前記第３のゲートとが接続し、前記第３の
ソースあるいは前記第３のドレインが、前記第１の電圧
よりも低い第２の電圧に接続する第３のＭＯＳトランジ
スタと、前記第１のドレインあるいは前記第１のソース
と前記第２の電圧との間に接続する抵抗素子と、前記第
２のドレインあるいは前記第２のソースと前記第３のド
レインあるいは前記第３のソースとの間に接続し、これ
らの間に電位差を発生させる電位差生成素子とを有する
ので、第２のＭＯＳトランジスタの第２のドレインまた
はソースの電位を上昇させることで、第１のＭＯＳトラ
ンジスタのドレイン−ソース間電圧と第２のＭＯＳトラ
ンジスタのドレイン−ソース間電圧とをほぼ等しくする
ことが可能になる。
ントミラー回路によれば、第１のソース，第１のゲート
及び第１のドレインを有し、第１の電圧に前記第１のソ
ースあるいは前記第１のドレインが接続し、前記第１の
ゲートと前記第１のドレインあるいはソースが接続する
第１のＭＯＳトランジスタと、第２のソース，第２のゲ
ート及び第２のドレインを有し、前記第１の電圧に前記
第２のソースあるいは第２のドレインが接続し、前記第
２のゲートが前記第１のゲートに接続する第２のＭＯＳ
トランジスタと、第３のドレイン，第３のゲート及び第
３のソースを有し、前記第３のドレインあるいは前記第
３のソースと前記第３のゲートとが接続し、前記第３の
ソースあるいは前記第３のドレインが、前記第１の電圧
よりも低い第２の電圧に接続する第３のＭＯＳトランジ
スタと、前記第１のドレインあるいは前記第１のソース
と前記第２の電圧との間に接続する抵抗素子と、前記第
２のドレインあるいは前記第２のソースと前記第３のド
レインあるいは前記第３のソースとの間に接続し、これ
らの間に電位差を発生させる電位差生成素子とを有する
ので、第２のＭＯＳトランジスタの第２のドレインまた
はソースの電位を上昇させることで、第１のＭＯＳトラ
ンジスタのドレイン−ソース間電圧と第２のＭＯＳトラ
ンジスタのドレイン−ソース間電圧とをほぼ等しくする
ことが可能になる。
【００３２】これにより、かりに飽和特性が劣化したＭ
ＯＳトランジスタを用いても、第１のＭＯＳトランジス
タと第２のＭＯＳトランジスタとにほぼ同じ電流値の定
電流を流して、カレントミラーとして適正に動作させる
ことが可能になる。また、これらの定電流を電圧変換し
て、適正な２種類の対称な電圧を生成することが可能に
なる。
ＯＳトランジスタを用いても、第１のＭＯＳトランジス
タと第２のＭＯＳトランジスタとにほぼ同じ電流値の定
電流を流して、カレントミラーとして適正に動作させる
ことが可能になる。また、これらの定電流を電圧変換し
て、適正な２種類の対称な電圧を生成することが可能に
なる。
【図１】本発明の実施形態に係るカレントミラー回路を
説明する回路図である。
説明する回路図である。
【図２】本発明の実施形態に係るカレントミラー回路の
動作を説明する図である。
動作を説明する図である。
【図３】本発明に係る電位差発生手段の作用効果を説明
する図である。
する図である。
【図４】従来例に係るカレントミラー回路を説明する回
路図である。
路図である。
【図５】カレントミラー回路の適用例を示す回路図であ
る。
る。
【図６】一般的なＭＯＳトランジスタの飽和特性及び従
来の問題を説明する図である。
来の問題を説明する図である。
ＴＲ１１：第１のＭＯＳトランジスタ ＴＲ１２：第２のＭＯＳトランジスタ ＴＲ１３：第３のＭＯＳトランジスタ Ｒ１１ ：第１の抵抗 Ｒ１２ ：第２の抵抗 Ｖ１１ ：第１の基準電圧 Ｖ１２ ：第２の基準電圧 Ｖｄｄ ：電源電圧
Claims (4)
- 【請求項１】 第１のソース，第１のゲート及び第１の
ドレインを有し、第１の電圧に前記第１のソースあるい
は前記第１のドレインが接続し、前記第１のゲートと前
記第１のドレインあるいはソースが接続する第１のＭＯ
Ｓトランジスタと、 第２のソース，第２のゲート及び第２のドレインを有
し、前記第１の電圧に前記第２のソースあるいは第２の
ドレインが接続し、前記第２のゲートが前記第１のゲー
トに接続する第２のＭＯＳトランジスタと、 第３のドレイン，第３のゲート及び第３のソースを有
し、前記第３のドレインあるいは前記第３のソースと前
記第３のゲートとが接続し、前記第３のソースあるいは
前記第３のドレインが、前記第１の電圧よりも低い第２
の電圧に接続する第３のＭＯＳトランジスタと、 前記第１のドレインあるいは前記第１のソースと前記第
２の電圧との間に接続する抵抗素子と、 前記第２のドレインあるいは前記第２のソースと前記第
３のドレインあるいは前記第３のソースとの間に接続
し、これらの間に電位差を発生させる電位差生成素子と
を有することを特徴とするカレントミラー回路。 - 【請求項２】 前記電位差生成素子は、前記第１のドレ
インと前記第１のソース間の電圧と、前記第２のドレイ
ンと前記第２のソース間の電圧とがほぼ同じになるよう
な電位差を発生させることを特徴とする請求項１記載の
カレントミラー回路。 - 【請求項３】 前記第１のＭＯＳトランジスタ及び第２
のＭＯＳトランジスタはｐチャネルのＭＯＳトランジス
タあるいはｎチャネルのＭＯＳトランジスタであって、
前記第３のＭＯＳトランジスタはｎチャネルのＭＯＳト
ランジスタあるいはｐチャネルのＭＯＳトランジスタで
あることを特徴とする請求項１または請求項２記載のカ
レントミラー回路。 - 【請求項４】 前記電位差生成素子は、抵抗若しくはゲ
ート−ソースまたはゲート−ドレインが接続されたＭＯ
Ｓトランジスタであることを特徴とする請求項１又は請
求項２記載のカレントミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25051696A JP3408077B2 (ja) | 1996-09-20 | 1996-09-20 | カレントミラー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25051696A JP3408077B2 (ja) | 1996-09-20 | 1996-09-20 | カレントミラー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1097332A true JPH1097332A (ja) | 1998-04-14 |
| JP3408077B2 JP3408077B2 (ja) | 2003-05-19 |
Family
ID=17209060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25051696A Expired - Fee Related JP3408077B2 (ja) | 1996-09-20 | 1996-09-20 | カレントミラー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3408077B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7902808B2 (en) | 2006-12-27 | 2011-03-08 | Sanyo Electric Co., Ltd. | Constant current circuit for supplying a constant current to operating circuits |
| CN111386509A (zh) * | 2017-12-28 | 2020-07-07 | 德州仪器公司 | 电压保护电路 |
-
1996
- 1996-09-20 JP JP25051696A patent/JP3408077B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7902808B2 (en) | 2006-12-27 | 2011-03-08 | Sanyo Electric Co., Ltd. | Constant current circuit for supplying a constant current to operating circuits |
| CN111386509A (zh) * | 2017-12-28 | 2020-07-07 | 德州仪器公司 | 电压保护电路 |
| CN111386509B (zh) * | 2017-12-28 | 2022-07-26 | 德州仪器公司 | 电压保护电路、收发器及电压保护的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3408077B2 (ja) | 2003-05-19 |
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