JPS5994871A - 電荷転送装置 - Google Patents

電荷転送装置

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Publication number
JPS5994871A
JPS5994871A JP20475182A JP20475182A JPS5994871A JP S5994871 A JPS5994871 A JP S5994871A JP 20475182 A JP20475182 A JP 20475182A JP 20475182 A JP20475182 A JP 20475182A JP S5994871 A JPS5994871 A JP S5994871A
Authority
JP
Japan
Prior art keywords
charge transfer
polysilicon
wiring
gate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP20475182A
Other languages
English (en)
Inventor
Hiromasa Yamamoto
山本 裕将
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP20475182A priority Critical patent/JPS5994871A/ja
Publication of JPS5994871A publication Critical patent/JPS5994871A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42396Gate electrodes for field effect devices for charge coupled devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、電荷転送装置(以下、CCD)に関するもの
である。
近年、半導体装置は、急速な集積度の上昇に伴なって、
パターンの微細化が進み、配線とトランジスタ部との接
続器の構成がむずかしくなってきている。とくにCOD
では電荷転送部とクロ、り電圧印加用配線との接続は、
電荷転送部構造によって、はとんど決定され、電荷転送
部の集積度の向上が上記接続器の集積度に比例してしま
う。
このこと全現在一般vcd造されている2層ポリシリ構
造2相1駆動CODデバイスを用いて説明する。第1図
に電荷転送部の断面の模式図を示す。
基板上に酸化膜を介してポリシリコン電極を2層、ポリ
シリコン間全絶縁酸化して形成し、1層ポリシリコンと
2層ポリシリコンを対で電極φ、 [。
隣の対をφ、 VC交互に接:’)fr して、電荷転
送部を作る。図で1が1層ポリシリコン、3が2層ポリ
シリコンで、基板4との間に、酸化膜2が形成されてい
る。この図で転送部1ビツトが長さLで示される部分で
ある。よってこの図よりわかるように、転送部1ビット
長さLに、配線φ1と1層ポリシリコン、2層ポリシリ
コンとの接続部が1つずつ、配線φ2と1層ポリシリコ
ン、2層ポリシリコンとの接続部が1つずつ必要である
ことがわかる。
よってLが小さくなればそれに応じて配線と電荷転送用
電極との接続部の集積度が必然的にあがってくる。
本発明は、この接続部を、新しい方式にすることによっ
て、集積度を上げた電荷転送装置の製造を容易にする、
そのような接続部構造を提供するものである。
本発明の特徴は、互いに絶縁膜で離間された少なくとも
2層以上のゲート構造を有する電荷転送装置のゲートと
クロック母線との接続Aj造において、同一クロックを
供給される隣り合うゲートの一方に他方のゲートが重力
りあって互いに接続され、更に前記他方のゲートと前記
クロック母線とが接続されている電荷転送装置にある。
そして、同一クロックを供給される@りあうゲートの一
方に他方のゲートが重なり接続される部分が、転送方向
に二列に配置されることが好ましい。
以下、実施例を説明する。
まず従来一般の2層ポリシリコン2相、駆動CCDデバ
イスの配線と電荷転送用電極との接続部構造を第2図(
a)、 (b)のとおり断面図と平面図で示す。
この接続部は、一般には厚い酸化膜(約1μm)の上に
形成され、2層ポリシリコン形成後、層間絶縁1膜を上
につけ、選択エツチングにより、この絶縁膜にコンタク
トラあける。そしてその上に配線全形成して作られる。
よって、第2図(a)よりわかるように、コンタクト形
成箇所のずれの余裕寸法は図のa笥9であり、これ以上
ずれると、図のφl配線とφ2配線がショートして不良
になってしまう。
この余裕寸法を大きくすることのできる本発明の第1の
実施例を第3図に、第2図(a)の断面図と対比して示
す。本発明実施例の特徴は、ポリシリコン間の1氾縁膜
にコンタクトラあけて、1層ポリシリコンと2層ポリシ
リコンとラミ気的に結合させ、その2層ポリシリコンと
配線とヲ凄続するものである。この図よりわかるように
コンタクト形成箇所のずれの余裕寸法は図のb部で、第
2図(a)との比較よりわかるように余裕寸法は従来例
より大きく、電荷転送部の集積度があがった場合、本発
明が有効である。
さらに電荷転送部の集積度があがると、次のようなこと
が起ってくる。1層ポリシリコン巾および1層ポリシリ
コン間の間隔が小さくなHr=。
2層ポリシリコン間の紹縁膜に形成するコンタクトのず
れの余裕がなくなフ、製造分歩りが悪くなる。よって、
この余裕度を持たせる第2の実施例を以下に提供する。
本発明実施例は、第1の発明と同様なプロセス副成で接
続部形状をかえたものである。第4図(a)が集積度が
上った時の第1の実施例の平面図であり、第4図(b)
が本発明の実施例である、説明に必要な、1層ポリシリ
コンのみを記しであるが、この上には、コンタクトを介
して2層ポ1ノシ1ノコン、配線がつながっている。図
で1層ポリシリコンカ玉太っている部分は、ポリシリコ
ン上の絶縁膜にコンタクトをあけ2層ポリシリコンと接
続する所であり、コンタクトのずれを考え、必要と盆る
幅である。本発明実施例の特徴は1層ポリシリコンと2
層ポリシリコンとのコンタクトを介しての結合部が、同
一配線と接続するにもかかわらず、直線上にならんでい
ないということである。
本発明の利点を第4図(a)、 (b)t−用いて説明
する。
コンタクト形成部の1層ポリシリコン幅k al mポ
リシリコン最小間隔k az eポリシリコン最小幅k
 a 3 とすると、第4図(a)では、最もパターン
形状が厳しい破線■に沿った接続部で、CCDCD転送
ピットLaすると、 L :=: a 1  + 2 a 2 + a 3が
成立しなければならない。一方、本発明の一実施例第4
図(b)では、最も形状が厳しい破線■に沿って、 21ノー a l  + 4a2  +  3a3が成
立する。よって、上記2式より、CCD転送ビット2つ
でal −a3  だけ本発明は同一プロセス条件でC
CD転送部の集積度を上げることができる。また不発明
は、同一配線に接続されるべき上記1層ポリシリコンと
2;響ポリシリコンとのコンタクト部を2列にするばか
りでなく、もっと多い列にして、さらに配線、電荷転送
電極接続部形状を容易に製作できることも表わしている
第1.第2の本発明実施例は、2層ポリシリコン構造2
相5駆動CODデバイスで説明したが、3層ポリシリコ
ン構造や、あるいは、他電極材料でも実現できることは
、あきらかである。
【図面の簡単な説明】
第1図は、2相1駆動CODの電荷転送部の断面図、第
2図[a)、 (b)は各々従来の電極配線構造を示す
断面図、平面図、第3図は本発明の一実施例の断面図、
第4図(a)、 (b)は各々本発明の一実施例および
他の実施例の第一層ポリシリコンパターンの平面図、で
ある。 なお図において、 1・・・・・・配線、2・・・・・・絶縁膜、3・・・
・・・電極、φl。 φ2・・・・・・各ポリシリコンが結ばれる配線、であ
る。 第1圀 第3m

Claims (2)

    【特許請求の範囲】
  1. (1)互いに絶縁膜で離間された少なくとも2層以上の
    ゲート構造を有する電荷転送装置の、ゲートとクロック
    母線との接続構造において、同一クロックを供給される
    隣ル合うゲートの一方に他方のゲートが重なりあって互
    いに通読され、更に前記他方のゲートと前記クロック母
    線とが接続されていることを特徴とする電荷転送装置。
  2. (2)前記同一クロックを供冷される隣りあうゲートの
    一方に他方のゲートが重な力接続される部分が、転送方
    向に二列以上に配置されること全特徴とする特許請求の
    範囲第(1)項記載の電荷転送装置。
JP20475182A 1982-11-22 1982-11-22 電荷転送装置 Pending JPS5994871A (ja)

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JP20475182A JPS5994871A (ja) 1982-11-22 1982-11-22 電荷転送装置

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JP20475182A JPS5994871A (ja) 1982-11-22 1982-11-22 電荷転送装置

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JPS5994871A true JPS5994871A (ja) 1984-05-31

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ID=16495727

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JP20475182A Pending JPS5994871A (ja) 1982-11-22 1982-11-22 電荷転送装置

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5016482A (ja) * 1973-04-27 1975-02-21
JPS50105392A (ja) * 1974-01-25 1975-08-20

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5016482A (ja) * 1973-04-27 1975-02-21
JPS50105392A (ja) * 1974-01-25 1975-08-20

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