JPS6344743A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電気的接続領域と配ｍ層とが導電層を介して
電気的に接続されている半導体装置に関するものである
。

〔発明の概要〕

本発明は、上記の様な半導体装置において、互いに隣接
している電気的接続領域のうちの一方に対応している導
電層と他方に対応している導電層とを眉間絶縁膜を介し
て互いに異なる層に形成することによって、高集積化が
可能である様にしたものである。

〔従来の技術〕

第３図は、高抵抗負荷型ＭＯ３−３ＲＡＭのメモリセル
の一従来例を示している。この−従来例のメモリセルは
、トランジスタ１１．１２及び高抵抗負荷１３．１４を
有するデータ保持部１５とトランジスタ１６．１７を有
するデータ転送部１８とから成っている。

高抵抗負荷型ＭＭＯＳ−３ＲＡのメモリセルにはこの他
にもいくつかの型があるが、何れの型のセルもデータ保
持部とデータ転送部とに分けられる。そして、セルの形
の違いはデータ保持部の違いであり、データ転送部の形
は何れの型のセルでも同じ様になっている。

即ち、第１層目の多結晶Ｓｉ５から成るワード線２１が
データ転送用のトランジスタ１６．１７のゲート電極を
兼用しており、ＡＪ［から成るビット線（図示せず）と
トランジスタ１６．１７の一方のソース・ドレイン領域
１６ａ、１７ａとがコンタクト窓２２．２３を介して電
気的に接続されている。なおビット線は、ワード線２１
と直交し且つ高砥抗負荷１３．１４に沿う様に延びてい
る。

ところでデータ保持部１５においては、その形が複雑な
ために、セルの縮小化に工夫の余地がある。これに対し
てデータ転送部１８においては、その形が単純であるが
ために、セルの縮小化つまり高集積化に工夫の余地が無
く、逆に高集積化のネックになっている。

これは、第３図に示す様に、コンタクト窓２２・２３形
成用のマスクの合せずれに対する余裕を、ソース・ドレ
イン領域１６ａ、１７ａに確保する必要があるためであ
る。そして、ビット線を構成しているＡＮ層は積層構造
の最上層に形成されるのが一般的であるので、Ａ１層と
ソース・ドレイン領域１６ａ、１７ａとの間には多数の
層が介在している。このためにコンタクト窓２２．２３
形成用のマスクの合せずれがどうしても大きくなり、従
って、ソース・ドレイン領域１６ａ、１７ａに大きな余
裕を確保する必要があるためである。

そこで、第３図に示す様に、ソース・ドレイン領域１６
ａ、１７ａとビット線を構成しているへ４層との間に第
２層目の多結晶Ｓｉ層から成る導電層２４．２５を形成
し、この導電層２４．２５を介してソース・ドレイン領
域１６ａ、１７ａとビット線とを接続することが考えら
れている。

この様にすれば、導電層２４．２５とソース・ドレイン
領域１６ａ、１７ａとの間に介在している層の数が少な
いので、マスクの合せずれに対してソース・ドレイン領
域１６ａ、１７ａに確保すべき余裕も小さくてよい。

〔発明が解決しようとする問題点〕

ところで、ソース・ドレイン領域１６ａ、１７ａに確保
すべき余裕を上述の様に小さくすることができれば、ワ
ード線２１と直交する方向ではセルを縮小化することが
できる。これは、コンタクト窓２２．２３をワード線２
１へもっと近付けることができるためである。

しかしワード線２１に沿う方向では、セルを縮小化する
ことができない。これは、互いに隣接しているソース・
ドレイン領域１６ａと１７ａとに対応している導電層２
４と２５との間の電気的影響を排除するために、両者の
間に所定の間隔ｄを確保する必要があるためである。従
って、導電層２４．２５を形成してもセルの集積度をあ
まり高めることができない。

〔問題点を解決するための手段〕

本発明による半導体装置では、互いに隣接している電気
的接続領域１６ａ、１７ａのうちの一方に対応している
導電層２４と他方に対応している導電層２６とが眉間絶
縁膜３２を介して互いに異なる層に形成されている。

〔作用〕

本発明による半導体装置では、互いに隣接している電気
的接Ｖｔ　ｅＭ域１６ａ、１７ａのうちの一方に対応し
ている導電層２４と他方に対応しているＨＬＱ層２６と
の間に平面的な間隔を確保しなくても、これらの導電層
２４．２６同士が電気的に影響し合うことはない。

しかし、電気的接続領域１６ａ、１７ａと配線層３６．
３７とが導電ＪｉＦ２４．２６を介して電気的に接続さ
れており、導電層２４．２６から電気的接続？ｉＪｉｍ
１６ａ、１７ａまでの距離は配線層３６．３７から電気
的接続領域１６ａ、１７ａまでの距離よりも短い。従っ
て、配線層３６．３７の位置合せのために電気的接続領
域１６ａ、１７ａに必要とされる余裕が少なくてよい。

〔実施例〕

以下、高抵抗負荷型ＭＯ３−３ＲＡＭのメモリセルに適
用した本発明の一実施例を、第１図及び第２図を参照し
ながら説明する。

本実施例は、ソース・ドレイン領域１６ａのための導電
層２４が第２層目の多結晶Ｓｉ層によって形成されてい
るのに対して、ソース・ドレイン領域１７ａのための導
電層２６が第３層目の多結晶Ｓｉ層によって形成されて
いることを除いて、既述の一従来例と実質的に同様の構
成を有している。

この様な本実施例を製造するためには、まず、第１層目
の多結晶Ｓｉ層をパターニングすることによってワード
線２１等を形成し、更に、ｐ型のＳｉ基板２７中へｎ型
の不純物を拡散させることによってソース・ドレイン領
域１６ａ、１７８等を形成する。

次に、Ｓｉｎｇから成る層間絶縁膜３１をＳｉ基板２７
上に成長させ、この眉間絶縁膜３１にコンタクト窓２２
を開孔する。そして、この状態で眉間絶縁膜３１上に第
２１目の多結晶５ｉ１１ｉを成長させ、この多結晶Ｓｉ
層をパターニングすることによって導電層２４等を形成
する。

次に、５ｉＯｚから成る層間絶縁膜３２を導電層２４や
層間絶縁膜３１上に成長させ、層間絶縁１！Ｊ　３２．
３１にコンタクト窓２３を開孔する。そして、この状態
で眉間絶縁膜３２上に第３層目の多結晶Ｓｉ層を成長さ
せ、この多結晶Ｓｉ層をパターニングすることによって
導電層２６等を形成する。

次に、ＳｉＯ２から成る層間絶縁膜３３を導電層２６や
層間絶縁膜３２上に成長させ、層間絶縁膜３３．３２に
電極窓３４．３５を開孔する。そして、この状態で層間
絶縁Ｉｌ！Ｊ３３上にＡ１層を蒸着させ、このＡＪ層を
パターニングすることによってビット線３６．３７を形
成する。

この様な本実施例では、互いに隣接しているソース・ド
レイン領域１６ａと１７ａとに対応しているＮ、電層２
４と２６とが、層間絶縁膜３２を介して互いに異なる層
に形成されている。従って、第１図からも明らかな様に
、導電Ｎ２４と２６との間に平面的な間隔を確保しなく
ても、導電層２４と２６とが電気的に影響し合うことは
ない。

第２図には隣接するセルに属する導電層２４．２６も示
されているが、この第２図からも明らかす様ニ、同一セ
ル内のみならず隣接セル同士についても、互いに隣接し
ているソース・ドレイン領域のうちの一方に対応してい
る導電層と他方に対応している導電層とが、眉間絶縁膜
を介して互いに異なる層に形成されている。

なお、第１図及び第２図では導電層２４．２６が十分に
大きく表わされており、実際にはもっと小さくてよい。

また、導電ＪＷ２６は第３層目の多結晶Ｓｉ層によって
形成されているが、第３Ｎ目の多結晶５ｔＪｉはデータ
保持部１５でも使用される場合があり、その場合には工
程が特に増加することはない。

この様な本実施例では、ワード線２１と直交する方向の
みならずワード線２１に沿う方向においてもセルを縮小
化することができるので、セルの集積度を大巾に高める
ことができる。

また、ビット線３６．３７の取出し部分にもパターニン
グ上の余裕ができるので、歩留り向上や信転性向上をも
期待することができる。

なお、上述の実施例は本発明を高抵抗負荷型Ｍ○Ｓ５−
３ＲＡに適用したものであるが、本発明は高抵抗負荷型
ＭＯ３−３ＲＡＭ以外の半導体装置にも通用することが
できる。

〔発明の効果〕

本発明による半導体装置では、配線層の位置合せのため
に電気的接）’Ｅ　％Ｍ域に必要とされる余裕が少なく
てよく、しかも導電層同士の間に平面的な間隔を確保す
る必要がないので、高集積化が可能である。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例を示しており、第
１図は第２図のＩ−Ｔ線における断面図、第２図は平面
図である。 第３図は本発明の一従来例を示す平面図である。 なお、図面に用いた符号において、 １６ａ、１７ａ・−・・−ソース・ドレイン領域２４．
２６−−−−−−−−−一導電層３２−−−〜−・−−
−−−一・・−層間絶縁膜３６．３７−・−・−−−−
−ビット線である。

Claims (1)

1. 【特許請求の範囲】 　複数の電気的接続領域の各々に対して導電層と配線層
   とが積層されており、前記電気的接続領域と前記配線層
   とが前記導電層を介して電気的に接続されている半導体
   装置において、 互いに隣接している前記電気的接続領域のうちの一方に
   対応している前記導電層と他方に対応している前記導電
   層とが層間絶縁膜を介して互いに異なる層に形成されて
   いることを特徴とする半導体装置。