JPS5985565A - 電卓 - Google Patents
電卓Info
- Publication number
- JPS5985565A JPS5985565A JP57194759A JP19475982A JPS5985565A JP S5985565 A JPS5985565 A JP S5985565A JP 57194759 A JP57194759 A JP 57194759A JP 19475982 A JP19475982 A JP 19475982A JP S5985565 A JPS5985565 A JP S5985565A
- Authority
- JP
- Japan
- Prior art keywords
- input
- key
- memory
- register
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/02—Digital computers in general; Data processing equipment in general manually operated with input through keyboard and computation using a built-in program, e.g. pocket calculators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
- G06F3/02—Input arrangements using manually operated switches, e.g. using keyboards or dials
- G06F3/023—Arrangements for converting discrete items of information into a coded form, e.g. arrangements for interpreting keyboard generated codes as alphanumeric codes, operand codes or instruction codes
- G06F3/0238—Programmable keyboards
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Computer Hardware Design (AREA)
- Human Computer Interaction (AREA)
- Calculators And Similar Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は電子式卓上計算機（電卓）に関し、特に入力さ
れた置数データ・演算情報・メモリ制御情報Ｃ二従って
メモリ演算を行ない、その演算結果を出力する電卓Ｃ１
関する。
れた置数データ・演算情報・メモリ制御情報Ｃ二従って
メモリ演算を行ない、その演算結果を出力する電卓Ｃ１
関する。
従来技術
従来この種の電卓Ｃ二おいては入力手段としては入カキ
−が広く用いられており、置数のための数字や四則演算
や他の演算の指定やその実行の各情報およびメモリ制御
のための各情報の入力（一対応してそれぞれ入カキ−が
設けられ、キーボード面に配置されている。そしてこれ
らの入カギ−による入力（−従ってメモリのデータ処理
をＲｉ’Ｊ御し、演算手段により演算を行ない、そのｌ
ｉｉ Ｋ＋結果を表示器等の出力手段（二出力する。
−が広く用いられており、置数のための数字や四則演算
や他の演算の指定やその実行の各情報およびメモリ制御
のための各情報の入力（一対応してそれぞれ入カキ−が
設けられ、キーボード面に配置されている。そしてこれ
らの入カギ−による入力（−従ってメモリのデータ処理
をＲｉ’Ｊ御し、演算手段により演算を行ない、そのｌ
ｉｉ Ｋ＋結果を表示器等の出力手段（二出力する。
ところで、メモリの置数データの処理の制ｆｆＦｌとし
ては、例えば入力された置数データをメモリ（−格納す
る、またメモリの格納したデータを６１ｉ算手段に呼び
出す等の複数種類の：ｌｒ’制御がある。、従来の機器
においてはこの複数種類のメモリ制御機能に対応してそ
の種類数の入カキ−が設けられている。
ては、例えば入力された置数データをメモリ（−格納す
る、またメモリの格納したデータを６１ｉ算手段に呼び
出す等の複数種類の：ｌｒ’制御がある。、従来の機器
においてはこの複数種類のメモリ制御機能に対応してそ
の種類数の入カキ−が設けられている。
従ってメモリ演算を行なうｆユあたって複数種類のメモ
リ制御の入カキ〜を操作しなければならず、メモリ演算
の場合入カキ−の操作が複雑となり、操作者にとって煩
られしいものとなっている。また、久カキ−の数が多い
とその分のキーボード面一、Ｉ＝の設置スベ〜スが必要
となり機器が大型化してしまうとともに製造コストも高
くついてしまう。
リ制御の入カキ〜を操作しなければならず、メモリ演算
の場合入カキ−の操作が複雑となり、操作者にとって煩
られしいものとなっている。また、久カキ−の数が多い
とその分のキーボード面一、Ｉ＝の設置スベ〜スが必要
となり機器が大型化してしまうとともに製造コストも高
くついてしまう。
目的
本発明は以上の事情に鑑みてなされたもので本発明の目
的は、メモリ演算機能を備えた電卓Ｃ二おいて、入力操
作（キー操作）が簡単で操作性が良く、また小バ゛ノで
安価に製造することの可能な電卓を提供することにある
。
的は、メモリ演算機能を備えた電卓Ｃ二おいて、入力操
作（キー操作）が簡単で操作性が良く、また小バ゛ノで
安価に製造することの可能な電卓を提供することにある
。
この目的を達成するために本発明によれば置数デ〜りと
演所情報とメモリ制御情報の入力の順序ないし組合わせ
ｌ２従ってメモリの置数データ処理詳細を説明する。
演所情報とメモリ制御情報の入力の順序ないし組合わせ
ｌ２従ってメモリの置数データ処理詳細を説明する。
第１図は本発明の実施例の全体構成を示す。図において
中央演算処理装置であるＣＰＵ ２に、数値データや演
算情報・メモリ制御情報等をＣＰＵ ２に入力するため
のキーボード１と、ＣＰＵ ２の出力データを表示する
ための表示器３とが接続されている。
中央演算処理装置であるＣＰＵ ２に、数値データや演
算情報・メモリ制御情報等をＣＰＵ ２に入力するため
のキーボード１と、ＣＰＵ ２の出力データを表示する
ための表示器３とが接続されている。
キーボードＩＣ二は符号に１〜に５で示す入力キ一群が
配置されている。そのうち符号に１で示す置数キ一群は
Ｏ〜９の数字と小数点に対応して数値なＣＰＵ ２ ｆ
−人力するための各置数キーからなる。
配置されている。そのうち符号に１で示す置数キ一群は
Ｏ〜９の数字と小数点に対応して数値なＣＰＵ ２ ｆ
−人力するための各置数キーからなる。
また符号に２はメモリ制御キーを示し、データを後述す
るメモリＣ二格納する動作およびメモリＣ−格納された
データを読み出す動作なＣＰＵ １に行なわせる指令を
入力するためのキーである。符号に３〜に５で示すキー
は、ＣＰＵ２に演算を指定し実行するためのファンクシ
ョンキーである。そのうち加算キーに３と減算キーに４
は７ｃれぞれＣＰＵ ２にか゛ 実行すべき演算播減算または加算であることを指定する
ための入カキ−である。また演算実行キーに５は、加算
キーに３または減算キーに４の入力によって指定された
演算をＣＰＵ １に実行させる指令の入カキ−である。
るメモリＣ二格納する動作およびメモリＣ−格納された
データを読み出す動作なＣＰＵ １に行なわせる指令を
入力するためのキーである。符号に３〜に５で示すキー
は、ＣＰＵ２に演算を指定し実行するためのファンクシ
ョンキーである。そのうち加算キーに３と減算キーに４
は７ｃれぞれＣＰＵ ２にか゛ 実行すべき演算播減算または加算であることを指定する
ための入カキ−である。また演算実行キーに５は、加算
キーに３または減算キーに４の入力によって指定された
演算をＣＰＵ １に実行させる指令の入カキ−である。
一方ＣＰＵ ２は、上記の入力キ一群に１〜に５がらの
入カギー信号に従って各種信号処理を行ない、公知のＲ
ＯＭ ｉ二よる方式で全体を制御し、各種演算や演算結
果の出力等の動作を行なうものである。
入カギー信号に従って各種信号処理を行ない、公知のＲ
ＯＭ ｉ二よる方式で全体を制御し、各種演算や演算結
果の出力等の動作を行なうものである。
ＣＰＵ ２は固定記憶装置であるＲＯＭ２１． 演算
レジスタ２２．メモリレジスタ２３１表示ｖシｒ、タ２
４等を有している。
レジスタ２２．メモリレジスタ２３１表示ｖシｒ、タ２
４等を有している。
固定記憶装置ＲＯＭ２１には制御プログラムが格納され
ている。また演算レジスタ２２は演算手段の一部であり
置数データの演算のための一時的な格納等に用いられる
。メモ９ンジスタ２３は置数データの格納・読み出しユ
用いられる、メモリである。表示レジスタ２４には演算
結果の数置等の表示データが格納され、それにより表示
器３に表示が行なわれる。またＣＰＵ ２１Ｊまゲート
回路等で構成された不図示の順序制御回路が設けられて
おり、それ（二より、制御プログラム（二従った制御動
作を行なう。
ている。また演算レジスタ２２は演算手段の一部であり
置数データの演算のための一時的な格納等に用いられる
。メモ９ンジスタ２３は置数データの格納・読み出しユ
用いられる、メモリである。表示レジスタ２４には演算
結果の数置等の表示データが格納され、それにより表示
器３に表示が行なわれる。またＣＰＵ ２１Ｊまゲート
回路等で構成された不図示の順序制御回路が設けられて
おり、それ（二より、制御プログラム（二従った制御動
作を行なう。
次に以」−の構成からなる木実施例の動作を第２図１二
従って説明する。第２ＮはＣＰＵ ２の制御動作の流れ
を示すフローチャート図である。
従って説明する。第２ＮはＣＰＵ ２の制御動作の流れ
を示すフローチャート図である。
入力キ一群に１〜に５のうちいずれかの久方キーＣユよ
り入力が行なわれる（ステップＳｌ）と、ＣＰＵ ２は
まずそのキー人力がメモリ制御キーに２によるのか否か
を判別する（ステップＳ２）。
り入力が行なわれる（ステップＳｌ）と、ＣＰＵ ２は
まずそのキー人力がメモリ制御キーに２によるのか否か
を判別する（ステップＳ２）。
メモリ制御キーに２の入力でないＮＯの場合は、さらｌ
二置数キ一群Ｋｌ ＋−よる入力が否がを判別する（ス
テップＳ３）。
二置数キ一群Ｋｌ ＋−よる入力が否がを判別する（ス
テップＳ３）。
置数キ一群に１にょる入力であるＹｅｓの場合には置数
データを演算レジスタ２２に格納するとともｆ二、表示
レジスタ２４に入力データを転送し、表示器３に表示さ
せる。（ステップＳ４）。さら（二置数人力が行なわれ
た後であることを示すためフラグＦＮをセラＦＴる（ス
テップＳ５）。そしてキー人力待ちルーチンを経てステ
ップｓ１に戻る。
データを演算レジスタ２２に格納するとともｆ二、表示
レジスタ２４に入力データを転送し、表示器３に表示さ
せる。（ステップＳ４）。さら（二置数人力が行なわれ
た後であることを示すためフラグＦＮをセラＦＴる（ス
テップＳ５）。そしてキー人力待ちルーチンを経てステ
ップｓ１に戻る。
ステップＳ３でＮｏの場合、すなわち入力が１４数キ一
群Ｋｌ ｃ二よらずに３〜に５のファンクションキーｌ
二、よる場合は、そのキー人力の指定ないし命令（ユ従
って演算を決定なυ化実行し、実行した場合にはＵ算結
果データを表示レジスタ２４を介して表示器３に表示す
る。（ステップＳ６）。
群Ｋｌ ｃ二よらずに３〜に５のファンクションキーｌ
二、よる場合は、そのキー人力の指定ないし命令（ユ従
って演算を決定なυ化実行し、実行した場合にはＵ算結
果データを表示レジスタ２４を介して表示器３に表示す
る。（ステップＳ６）。
さら（ニファンクションキーに３〜に５による入力がな
された後であることを示すためフラグをリセットする（
ステップＳ７）。セしてキー人力待ちルーチンを経てス
テップＳ１＋二戻る。
された後であることを示すためフラグをリセットする（
ステップＳ７）。セしてキー人力待ちルーチンを経てス
テップＳ１＋二戻る。
ステップＳ１のキー人力がメモリ制勿キーに２であり、
ステップＳ２でＹｅｓの場合は、ＣＰＵ２はフラグＦＮ
がセットされているか否かを判別する（ステップＳ８）
。
ステップＳ２でＹｅｓの場合は、ＣＰＵ２はフラグＦＮ
がセットされているか否かを判別する（ステップＳ８）
。
フラグＦＮがセットされているＹｅｓの場合、すなわち
メモリ制御キーに２の入力が置数キ一群に１の入力の直
後である場合（−は、置数キ一群に１の入力（二より演
算レジスタ２２（−格納された置数データをメモリレジ
スタ２３に転送し、格納する（ステップＳ９）。そして
キー人力待ちルーチンを経てステップＳ１に戻る。
メモリ制御キーに２の入力が置数キ一群に１の入力の直
後である場合（−は、置数キ一群に１の入力（二より演
算レジスタ２２（−格納された置数データをメモリレジ
スタ２３に転送し、格納する（ステップＳ９）。そして
キー人力待ちルーチンを経てステップＳ１に戻る。
ステップＳ８でフラグＦＮがリセットされているＮＯの
場合、すなわちメモリ制御キーに２の入力がファンクシ
ョンキーに３〜に５の入力の直後である場合は、メモリ
レジスタ２３に格納された置数データを呼び出して演算
レジスタ２２に転送するチンを経てステップＳ１に戻る
。
場合、すなわちメモリ制御キーに２の入力がファンクシ
ョンキーに３〜に５の入力の直後である場合は、メモリ
レジスタ２３に格納された置数データを呼び出して演算
レジスタ２２に転送するチンを経てステップＳ１に戻る
。
本実施例の制御動作は以上のよう（２行なわれるが、次
に本実施例の具体的なキー操作手順（−従った動作を第
３図により説明する。
に本実施例の具体的なキー操作手順（−従った動作を第
３図により説明する。
第３図に示す最初のキー操作手順Ａ１＋二おいて、置数
キ一群に１中の置数キーの押下（二より「１００００」
の置数データが入力され（第２図中ステップ８１〜Ｓ５
）、更にメモリ制御キーに２が押下示器３にデータｒ１
００００Ｊが表示される。
キ一群に１中の置数キーの押下（二より「１００００」
の置数データが入力され（第２図中ステップ８１〜Ｓ５
）、更にメモリ制御キーに２が押下示器３にデータｒ１
００００Ｊが表示される。
次の手順Ａ２で加算キーに４が押下されると、加算の演
算指定が行なわれる（ステップＳｌ、Ｓ２゜５３、Ｓ６
．Ｓ７）。この場合表示はＪｌｏｏｏｏｊのままである
。
算指定が行なわれる（ステップＳｌ、Ｓ２゜５３、Ｓ６
．Ｓ７）。この場合表示はＪｌｏｏｏｏｊのままである
。
次に手順Ａ３で置数キ一群に２の押下（二より「２５０
０Ｊの置数データが入力され（ステップ８１〜Ｓ５）、
さらに演算実行キーに５が押下されると、先の入力デ
ータｒｌｏｏｏＯＪと今回の入力データが加算されその
結果「１２５００Ｊが表示される（ステップＳｌ、Ｓ２
．Ｓ３．Ｓ６．Ｓ７）。
０Ｊの置数データが入力され（ステップ８１〜Ｓ５）、
さらに演算実行キーに５が押下されると、先の入力デ
ータｒｌｏｏｏＯＪと今回の入力データが加算されその
結果「１２５００Ｊが表示される（ステップＳｌ、Ｓ２
．Ｓ３．Ｓ６．Ｓ７）。
さらに手順Ｂ１でメモリ制御キーに２が押下されると、
メモリレジスタ２３に格納されているデータ「１０００
０」が呼び出されて演算レジスタに転送されるとともに
表示レジスタにも転送されて表示される（ステップＳ１
、Ｓ２．Ｓ８，５１０）。
メモリレジスタ２３に格納されているデータ「１０００
０」が呼び出されて演算レジスタに転送されるとともに
表示レジスタにも転送されて表示される（ステップＳ１
、Ｓ２．Ｓ８，５１０）。
続いて手順Ｂ２で加算キーに４が押下されると加算の演
算指定が行なわれる（ステップＳｌ、Ｓ２゜Ｓ３．Ｓ６
．Ｓ７）。表示はｒｌ ＯＯＯＯＪのままである。
算指定が行なわれる（ステップＳｌ、Ｓ２゜Ｓ３．Ｓ６
．Ｓ７）。表示はｒｌ ＯＯＯＯＪのままである。
さらに手＋１１ｉｌｉＢ３で置数キ一群の押下により置
数データ「５００００Ｊが入力され（ステップ８１〜５
５）、 演算実行キーに５が押下されると、呼び出され
たデータｒｌｏｏｏＯＪと入力データ「５００００Ｊが
加算され、その結果「６００００」が表示される（ステ
ップＳｌ 、Ｓ２．Ｓ３，５６．Ｓ７）。
数データ「５００００Ｊが入力され（ステップ８１〜５
５）、 演算実行キーに５が押下されると、呼び出され
たデータｒｌｏｏｏＯＪと入力データ「５００００Ｊが
加算され、その結果「６００００」が表示される（ステ
ップＳｌ 、Ｓ２．Ｓ３，５６．Ｓ７）。
次のＣ１〜Ｃ３のキー操作手順の場合も手順Ｂ１〜Ｂ３
と同様（二動作が行なわれ、メモリ制御キーに２の押下
（ユよりメモリレジスタ２３の格納データが呼び出され
、続いて演算が行なわれる。
と同様（二動作が行なわれ、メモリ制御キーに２の押下
（ユよりメモリレジスタ２３の格納データが呼び出され
、続いて演算が行なわれる。
以上の動作の要点は、メモリ制御キーに２を置数キ一群
に２の押下に続いて押下すると置数データがメモリレジ
スタ２３に格納され、ファンクションキーに３〜に５の
押下Ｃユ続いて押下するとメモリレジスタ２３（二格納
された置数データが呼び出されるということである。
に２の押下に続いて押下すると置数データがメモリレジ
スタ２３に格納され、ファンクションキーに３〜に５の
押下Ｃユ続いて押下するとメモリレジスタ２３（二格納
された置数データが呼び出されるということである。
以上の実施例にあっては、所定のキー操作手順すなわち
キー入力順に従って一つの入カキ−（メモリ制御キーに
２）のメモリ制御機能を複数種類のメモリ制御機能（置
数データのメモリへの格納および呼び出し）（二制御し
たが、本発明の応用として他の所定のキー人力の順序や
組み合わせに従って他の任意の種類のメモリ制御を行な
うように構成することは容易Ｃ二可能である。
キー入力順に従って一つの入カキ−（メモリ制御キーに
２）のメモリ制御機能を複数種類のメモリ制御機能（置
数データのメモリへの格納および呼び出し）（二制御し
たが、本発明の応用として他の所定のキー人力の順序や
組み合わせに従って他の任意の種類のメモリ制御を行な
うように構成することは容易Ｃ二可能である。
例えば、小数点の置数キーの所定回数の入力（ユ対応し
て６０進剖算などの特定のノモ９ ｉ’ｌ！ｉ算を特定
のメモリレジスタで行なうように構成できる。
て６０進剖算などの特定のノモ９ ｉ’ｌ！ｉ算を特定
のメモリレジスタで行なうように構成できる。
なお、」２記の実施例においては説明を簡単（二するた
めにメモリを用いた加算だけを例としたが、これに限る
ものではなくメモリを用いた他の四則演算やその他の演
算にも実施例を適用できるのは勿論である。
めにメモリを用いた加算だけを例としたが、これに限る
ものではなくメモリを用いた他の四則演算やその他の演
算にも実施例を適用できるのは勿論である。
効果
以」二の説明から明らかなように、本発明（二よればメ
モリ演算機能を有した電卓において、置数データと演算
情報とメモリ制御情報の入力の順序ないし組み合わせに
従ってメモリの置数データ処理を制御する手段を設けた
構成を採用したので、−個のメモリ制御入カキ−ないし
他の所定の入カキ−（ニメモリの複数種類の置数データ
処理機能を受は持たすことができる。従ってキー人力操
作が簡単になるので装置の操作性が向上するとともに、
入カキ−の配置数すなわち配置スペースが削減できるの
で機器をコンパクトで安価にすることができる。
モリ演算機能を有した電卓において、置数データと演算
情報とメモリ制御情報の入力の順序ないし組み合わせに
従ってメモリの置数データ処理を制御する手段を設けた
構成を採用したので、−個のメモリ制御入カキ−ないし
他の所定の入カキ−（ニメモリの複数種類の置数データ
処理機能を受は持たすことができる。従ってキー人力操
作が簡単になるので装置の操作性が向上するとともに、
入カキ−の配置数すなわち配置スペースが削減できるの
で機器をコンパクトで安価にすることができる。
各図は本発明の詳細な説明するもので、第１図は実施例
の全体構成の説明図、第２図はＣＰＵの制御動作を説明
するフローチャート図、第３図１は実際のキー操作手順
（−従った動作を説明Ｔる表向である。 ２・・ＣＰＵ ３・・・表示器２１・・
ＲＯＭ ２２・・・顔見レジスタ２３・・
・メモリレジスタ ２４・・・表示レジスタに１・・
・置数キ一群 Ｋ２・・・メモリ制御キーに３・
・・減算キー Ｋ４°゛・加算キーに５・・・
演算実行キー
の全体構成の説明図、第２図はＣＰＵの制御動作を説明
するフローチャート図、第３図１は実際のキー操作手順
（−従った動作を説明Ｔる表向である。 ２・・ＣＰＵ ３・・・表示器２１・・
ＲＯＭ ２２・・・顔見レジスタ２３・・
・メモリレジスタ ２４・・・表示レジスタに１・・
・置数キ一群 Ｋ２・・・メモリ制御キーに３・
・・減算キー Ｋ４°゛・加算キーに５・・・
演算実行キー
Claims (2)
- （１）入力された置数データと演算とメモリ制御の情報
に従って、メモリの置数データを処理して順序ないし組
み合わせにより前記メモリの置数データ処理を制御する
手段を設けたことを特徴とする電卓。 - （２）前記の制御手段を、置数データの入力に続いてメ
モリ制御入力が行なわれた場合（二はメモリに置数デー
タを格納し、演算情報の入力（２続いてメモリ制御入力
が行なわれた場合にはメモリの格納した置数データを演
算手段【二転送するよう（−構成したことを特徴とする
特許請求の範囲第１項に記載の電卓。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194759A JPS5985565A (ja) | 1982-11-08 | 1982-11-08 | 電卓 |
| US06/883,866 US4651295A (en) | 1982-11-08 | 1986-07-14 | Electronic desk-top calculator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194759A JPS5985565A (ja) | 1982-11-08 | 1982-11-08 | 電卓 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5985565A true JPS5985565A (ja) | 1984-05-17 |
Family
ID=16329760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194759A Pending JPS5985565A (ja) | 1982-11-08 | 1982-11-08 | 電卓 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4651295A (ja) |
| JP (1) | JPS5985565A (ja) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3593313A (en) * | 1969-12-15 | 1971-07-13 | Computer Design Corp | Calculator apparatus |
| US4242675A (en) * | 1977-12-02 | 1980-12-30 | Texas Instruments Incorporated | Display and keyboard scanning for electronic calculation or the like |
| US4121760A (en) * | 1973-12-28 | 1978-10-24 | Texas Instruments Incorporated | Electronic multibase calculator |
| JPS5353238A (en) * | 1976-10-25 | 1978-05-15 | Canon Inc | Electronic computer |
| JPS55118172A (en) * | 1979-03-03 | 1980-09-10 | Canon Inc | Electronic apparatus |
| US4334279A (en) * | 1979-04-11 | 1982-06-08 | Sharp Kabushiki Kaisha | Display device for electronic calculators or the like |
| US4381554A (en) * | 1979-07-26 | 1983-04-26 | Hewlett-Packard Company | Calculator for storing source data and evaluating numerical answers to problems |
| US4272826A (en) * | 1979-08-30 | 1981-06-09 | Peerless Instrument Co., Inc. | Electronic calculator |
-
1982
- 1982-11-08 JP JP57194759A patent/JPS5985565A/ja active Pending
-
1986
- 1986-07-14 US US06/883,866 patent/US4651295A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4651295A (en) | 1987-03-17 |
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