JPS59852B2 - マイクロプロセツサ試験装置 - Google Patents
マイクロプロセツサ試験装置Info
- Publication number
- JPS59852B2 JPS59852B2 JP53150751A JP15075178A JPS59852B2 JP S59852 B2 JPS59852 B2 JP S59852B2 JP 53150751 A JP53150751 A JP 53150751A JP 15075178 A JP15075178 A JP 15075178A JP S59852 B2 JPS59852 B2 JP S59852B2
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- JP
- Japan
- Prior art keywords
- microprocessor
- under test
- mpu
- test
- evaluator
- Prior art date
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明はリードオンリープログラムメモリ内蔵のマイク
ロプロセッサの実装試験を行うためのマイクロプロセッ
サ試験装置に関するものである。
ロプロセッサの実装試験を行うためのマイクロプロセッ
サ試験装置に関するものである。
マイクロプロセッサ（以下ＭＰＵという）の製造に当つ
て、その機能を各種の試験機を用いて個個に測定して良
否を判定する以外に、このような試験を行いにくい部分
については実装状態で動作させてその良否を判定するこ
とが行われている。ク本発明はこのような実装試験用の
マイクロプロセッサ試験装置に関する。従来のＭＰＵは
、これを動作させるための外部メモリが必要であつて、
これに所要のプログラムを記憶させておき、ＭＰＵはこ
れから、逐次、プ５ ログラムの内容を読み出して実行
するように構成されていた。
て、その機能を各種の試験機を用いて個個に測定して良
否を判定する以外に、このような試験を行いにくい部分
については実装状態で動作させてその良否を判定するこ
とが行われている。ク本発明はこのような実装試験用の
マイクロプロセッサ試験装置に関する。従来のＭＰＵは
、これを動作させるための外部メモリが必要であつて、
これに所要のプログラムを記憶させておき、ＭＰＵはこ
れから、逐次、プ５ ログラムの内容を読み出して実行
するように構成されていた。
第１図は、このような従来のＭＰＵと外部メモリとの組
み合わせを示すブロック図である。
み合わせを示すブロック図である。
同図において１はＭＰＵ）２は外部プログラムメモリ、
０３はアドレスバス、４はデータバスである。アドレス
バス３はアドレスのビット数に等しいアドレスラインか
らなり、ＭＰＵＩの内部のプログラムカウンタ（図示せ
ず）によつて指定されたアドレスに従つてアドレスバス
を経て外部メモリ２を読５ み出す。読み出されたプロ
グラムの内容はfヨ黹^バス４を通じてＭＰＵＩに読み込
まれＭＰＵＩは与えられた命令を実行する。これに対し
て、ＭＰＵの応用範囲が拡大されるにつれて、専用化さ
れたＭＰＵが次第に用いられＯ るようになつた。
０３はアドレスバス、４はデータバスである。アドレス
バス３はアドレスのビット数に等しいアドレスラインか
らなり、ＭＰＵＩの内部のプログラムカウンタ（図示せ
ず）によつて指定されたアドレスに従つてアドレスバス
を経て外部メモリ２を読５ み出す。読み出されたプロ
グラムの内容はfヨ黹^バス４を通じてＭＰＵＩに読み込
まれＭＰＵＩは与えられた命令を実行する。これに対し
て、ＭＰＵの応用範囲が拡大されるにつれて、専用化さ
れたＭＰＵが次第に用いられＯ るようになつた。
このような専用化されたＭＰＵは読み出し専用のプログ
ラムメモリ（リードオンリーメモリ；以下ＲＯＭという
）を内蔵し、外部メモリを必要としないで動作できるよ
うに構成されていることが多い。５ このようなＲＯＭ
内蔵のＭＰＵは、外部にプログラムメモリを接続できな
いため、実際の動作状態で試験を行うことができない。
ラムメモリ（リードオンリーメモリ；以下ＲＯＭという
）を内蔵し、外部メモリを必要としないで動作できるよ
うに構成されていることが多い。５ このようなＲＯＭ
内蔵のＭＰＵは、外部にプログラムメモリを接続できな
いため、実際の動作状態で試験を行うことができない。
そこで従来は、クー被試験ＭＰＵの内蔵ＲＯＭの動作を
抑制し、ポートから試験用プログラムの命令を強制的に
入力してＭＰＵの機能をテストする実装試験が行われる
ことが多かつた。
抑制し、ポートから試験用プログラムの命令を強制的に
入力してＭＰＵの機能をテストする実装試験が行われる
ことが多かつた。
しかしながら、このような実装試験を行つた場合、プロ
グラムの実行によつて被試験ＭＰＵに誤りが発生しても
、誤りが発生したことは適当な外部回路を付加して表示
させることによつて知ることができるが、アドレスライ
ンが外部にないため、誤りの発生したアドレスを得るこ
とが出来なかつた。
グラムの実行によつて被試験ＭＰＵに誤りが発生しても
、誤りが発生したことは適当な外部回路を付加して表示
させることによつて知ることができるが、アドレスライ
ンが外部にないため、誤りの発生したアドレスを得るこ
とが出来なかつた。
従つてプログラムのどの個所で誤りが発生したかを解析
することが困難な欠点があつた。本発明はこのような従
来技術の欠点を除去しようとするものであり、その目的
は、このようなＲＯＭ内蔵ＭＰＵの評価を行うためのエ
バリユエータと動作の比較を行つて誤りの発生したアド
レスを表示できるマイクロプロセツサ試験装置を提供す
ることにある。この目的を達成するため本発明のマイク
ロプロセツサ試験装置においては、誤りが生じたときそ
の内部のプログラムカウンタがオーバフローする被試験
マイクロプロセツサの試験装置において、該被試験マイ
クロプロセツサと同一機能を有するエバリユエータチツ
プと、該エバリユエータチツプにアドレスバスおよびデ
ータバスを介して結合された試験プログラムを格納され
た外部プログラムメモリと、前記被試験プロセツサのリ
ードオンリープログラムメモリの動作を抑制しながら被
試験プロセツサと前記エバリユエータチツプとを同期的
に並列に動作せしめる制御回路と、前記被試験マイクロ
プロセツサのプログラムカウンタがオーバフローしたと
きラツチされてその出力によつて前記エバリユエータチ
ツプの動作を停止せしめるフリツプフロツプとを具えて
なることを特徴としている。以下、実施例について説明
する。
することが困難な欠点があつた。本発明はこのような従
来技術の欠点を除去しようとするものであり、その目的
は、このようなＲＯＭ内蔵ＭＰＵの評価を行うためのエ
バリユエータと動作の比較を行つて誤りの発生したアド
レスを表示できるマイクロプロセツサ試験装置を提供す
ることにある。この目的を達成するため本発明のマイク
ロプロセツサ試験装置においては、誤りが生じたときそ
の内部のプログラムカウンタがオーバフローする被試験
マイクロプロセツサの試験装置において、該被試験マイ
クロプロセツサと同一機能を有するエバリユエータチツ
プと、該エバリユエータチツプにアドレスバスおよびデ
ータバスを介して結合された試験プログラムを格納され
た外部プログラムメモリと、前記被試験プロセツサのリ
ードオンリープログラムメモリの動作を抑制しながら被
試験プロセツサと前記エバリユエータチツプとを同期的
に並列に動作せしめる制御回路と、前記被試験マイクロ
プロセツサのプログラムカウンタがオーバフローしたと
きラツチされてその出力によつて前記エバリユエータチ
ツプの動作を停止せしめるフリツプフロツプとを具えて
なることを特徴としている。以下、実施例について説明
する。
第２図は本発明のマイクロプロセツサ試験装置の一実施
例の構成を示すプロツク図である。
例の構成を示すプロツク図である。
同図において１１はエバリユエータチツプ、１２は外部
プログラムメモリ、１３は被試験ＭＰＵｌｌ４は制御回
路、１５はフリツプフロツプである。一般にＲＯＭ内蔵
のＭＰＵが開発される場合、これと同時に、同一機能を
有し外部プログラムメモリによつて動作する評価用の素
子、すなわちエバリユエータチツプが開発される。第２
図に示すエバリユエータチツプ１１はこのようなものを
あられしている。第２図において、外部プログラムメモ
リ１２に試験用プログラムを入れておき、エバリユエー
タチツプ１１と被試験ＭＰＵｌ３のポートとに、制御回
路１４から同時に命令を加えて同期的に動作させる。
プログラムメモリ、１３は被試験ＭＰＵｌｌ４は制御回
路、１５はフリツプフロツプである。一般にＲＯＭ内蔵
のＭＰＵが開発される場合、これと同時に、同一機能を
有し外部プログラムメモリによつて動作する評価用の素
子、すなわちエバリユエータチツプが開発される。第２
図に示すエバリユエータチツプ１１はこのようなものを
あられしている。第２図において、外部プログラムメモ
リ１２に試験用プログラムを入れておき、エバリユエー
タチツプ１１と被試験ＭＰＵｌ３のポートとに、制御回
路１４から同時に命令を加えて同期的に動作させる。
この際、制御回路１４から与えられる試験用プログラム
の実行中、被試験ＭＰＵｌ３から誤りが発生したときは
、被試験ＭＰＵｌ３におけるプログラムカウンタ（図示
せず）がオーバフローするアドレスにブランチし、アド
レスがオーバフローしたとき、オーバフロー信号（ＰＣ
Ｏ）ポートに“１”゜が出力されるようにしておく。な
おＭＰＵにおいて誤りが発生したときプログラムカウン
タをオーバフローせしめる手段については既に周知であ
る。これによつて、被試験ＭＰＵｌ３が誤りを生じたと
きフリツプフロツプ１５がセツトされ、従つてフリツプ
フロツプ１５の出力Ｑは″０７となる。
の実行中、被試験ＭＰＵｌ３から誤りが発生したときは
、被試験ＭＰＵｌ３におけるプログラムカウンタ（図示
せず）がオーバフローするアドレスにブランチし、アド
レスがオーバフローしたとき、オーバフロー信号（ＰＣ
Ｏ）ポートに“１”゜が出力されるようにしておく。な
おＭＰＵにおいて誤りが発生したときプログラムカウン
タをオーバフローせしめる手段については既に周知であ
る。これによつて、被試験ＭＰＵｌ３が誤りを生じたと
きフリツプフロツプ１５がセツトされ、従つてフリツプ
フロツプ１５の出力Ｑは″０７となる。
出力Ｑはエバリユエータチツプ１１の停止（ＨＬＴ）ポ
ートに加えられているので、これによつてエバリユエー
タチツプはその動作を停止する。一方、被試験ＭＰＵｌ
３が誤りを発生しないときは、被試験ＭＰＵｌ３のプロ
グラムカウンタはオーバフローせず、従つてエバリユエ
ータチツプ１１は順次与えられたプログラムを実行する
。
ートに加えられているので、これによつてエバリユエー
タチツプはその動作を停止する。一方、被試験ＭＰＵｌ
３が誤りを発生しないときは、被試験ＭＰＵｌ３のプロ
グラムカウンタはオーバフローせず、従つてエバリユエ
ータチツプ１１は順次与えられたプログラムを実行する
。
このようにして被試験ＭＰＵが誤りを生じたとき、エバ
リユエータチツプは動作を停止し、従つてそのときのエ
バリユエータチツプのアドレスを調べることによつて誤
りを生じたプログラムのステツプ位置を知ることができ
る。これによつて誤りを発生した被試験ＭＰＵにおいて
どの命令又はどのデータの組合せで誤りが発生している
のかを知ることができ、従つて被試験ＭＰＵの不良箇所
の解析が可能となる。また被試験ＭＰＵにおけるＲＯＭ
の内容については別途試験を行うことが可能である。
リユエータチツプは動作を停止し、従つてそのときのエ
バリユエータチツプのアドレスを調べることによつて誤
りを生じたプログラムのステツプ位置を知ることができ
る。これによつて誤りを発生した被試験ＭＰＵにおいて
どの命令又はどのデータの組合せで誤りが発生している
のかを知ることができ、従つて被試験ＭＰＵの不良箇所
の解析が可能となる。また被試験ＭＰＵにおけるＲＯＭ
の内容については別途試験を行うことが可能である。
このようにして、本発明のマイクロプロセツサ試験装置
によれば、エバリユエータとの動作の対比を行うことに
よつて、ＲＯＭ内蔵ＭＰＵの実装試験を行うことができ
、その構成も極めて簡易であり、従つてＲＯＭ内蔵ＭＰ
Ｕの試験と故障内容の分析に優れた効果を得ることがで
きる。
によれば、エバリユエータとの動作の対比を行うことに
よつて、ＲＯＭ内蔵ＭＰＵの実装試験を行うことができ
、その構成も極めて簡易であり、従つてＲＯＭ内蔵ＭＰ
Ｕの試験と故障内容の分析に優れた効果を得ることがで
きる。
第１図は従来のマイクロプロセツサと外部メモリとの組
み合せを示すプロツク図、第２図は本発明のマイクロプ
ロセツサ試験装置の一実施例の構成を示すプロツク図で
ある。 １・・・・・・マイクロプロセツサ（ＭＰＵ）、２・・
・・・・外部プログラムメモリ、３・・・・・・アドレ
スバス、４・・・・・・データバス、１１・・・・・・
エバリユエータチツプ、１２・・・・・・外部プログラ
ムメモリ、１３・・・・・・被試験マイクロプロセツサ
、１４・・・・・・制御回路、１５・・・・・・フリツ
プフロツプ。
み合せを示すプロツク図、第２図は本発明のマイクロプ
ロセツサ試験装置の一実施例の構成を示すプロツク図で
ある。 １・・・・・・マイクロプロセツサ（ＭＰＵ）、２・・
・・・・外部プログラムメモリ、３・・・・・・アドレ
スバス、４・・・・・・データバス、１１・・・・・・
エバリユエータチツプ、１２・・・・・・外部プログラ
ムメモリ、１３・・・・・・被試験マイクロプロセツサ
、１４・・・・・・制御回路、１５・・・・・・フリツ
プフロツプ。
Claims (1)
- １ 誤りが生じたときその内部のプログラムカウンタが
オーバフローするマイクロプロセッサの試験装置におい
て、該被試験マイクロプロセッサと同一機能を有するエ
バリュエータチップと、該エバリユエータチップにアド
レスバスおよびデータバスを介して結合された試験プロ
グラムを格納された外部プログラムメモリと、前記被試
験プロセッサのリードオンリープログラムメモリの動作
を抑制しながら被試験プロセッサと前記エバリュエータ
チップとを同期的に並列に動作せしめる制御回路と、前
記被試験マイクロプロセッサのプログラムカウンタがオ
ーバフローしたときラッチされてその出力によつて前記
エバリユエータチップの動作を停止せしめるフリップフ
ロップとを具えてなることを特徴とするマイクロプロセ
ッサ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53150751A JPS59852B2 (ja) | 1978-12-05 | 1978-12-05 | マイクロプロセツサ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53150751A JPS59852B2 (ja) | 1978-12-05 | 1978-12-05 | マイクロプロセツサ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5576456A JPS5576456A (en) | 1980-06-09 |
| JPS59852B2 true JPS59852B2 (ja) | 1984-01-09 |
Family
ID=15503612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53150751A Expired JPS59852B2 (ja) | 1978-12-05 | 1978-12-05 | マイクロプロセツサ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59852B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100359333C (zh) * | 2004-05-26 | 2008-01-02 | 华为技术有限公司 | 一种应用于芯片的仿真测试方法 |
-
1978
- 1978-12-05 JP JP53150751A patent/JPS59852B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5576456A (en) | 1980-06-09 |
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