JPS598359A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS598359A JPS598359A JP57116577A JP11657782A JPS598359A JP S598359 A JPS598359 A JP S598359A JP 57116577 A JP57116577 A JP 57116577A JP 11657782 A JP11657782 A JP 11657782A JP S598359 A JPS598359 A JP S598359A
- Authority
- JP
- Japan
- Prior art keywords
- nickel
- metal
- gold
- barrier
- adhesive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法に関し、特に該半導体
装置の外部取り出し用突出電極を形成する方法の改良に
関する。
装置の外部取り出し用突出電極を形成する方法の改良に
関する。
〔発明の技術的背景およびその問題点〕一般に、半導体
装置の外部取り出し用突出電極はパンダと呼ばれ、多層
金属薄膜構造となっている。
装置の外部取り出し用突出電極はパンダと呼ばれ、多層
金属薄膜構造となっている。
ところで、この突出電極を形成するにあたって必要な条
件は、半導体の配線層のアルミニウム（Ａｔ）パッドと
バング主体である電極最上層の金（Ａｕ）との相互拡散
を防ぐとともに、これらアルミニウムパッドと金との接
着力を十分とし、かつこの接触抵抗をも小さくすること
である。これらの条件を満たすために、通常はこれらア
ルミニウムパッドと金との間に接着層として例えばチタ
ン（ＴＩ）を、またバリア層としてニッケル（Ｎｌ ）
をそれぞれ設けて突出電極を構成している。
件は、半導体の配線層のアルミニウム（Ａｔ）パッドと
バング主体である電極最上層の金（Ａｕ）との相互拡散
を防ぐとともに、これらアルミニウムパッドと金との接
着力を十分とし、かつこの接触抵抗をも小さくすること
である。これらの条件を満たすために、通常はこれらア
ルミニウムパッドと金との間に接着層として例えばチタ
ン（ＴＩ）を、またバリア層としてニッケル（Ｎｌ ）
をそれぞれ設けて突出電極を構成している。
第１図に従来の外部取シ出し用突出電極構造の一例を示
す◎ 同第１図において、１はシリコンウェハでアリ、２はシ
リコン酸化膜（ｓｉｏ□膜）である。ウェハ１上の各素
子はアルミニウム（Ａｔ）を主成分とした配線によって
ボンディング電極部３と接続されており、この電極部３
によって外部との電気的接続がなされる。また上記各素
子および配線はリンガラスあるいはポリイミド等の絶縁
膜４により覆われ保護されている。さらに第１図におい
て、５および６はそれぞれ前記接着層およびバリア層で
ある。これらはアルミニウム（Ａｔ）からなる上記ビン
ディング電極部３と金（Ａｔ＋ ）からなるバンプ主体
９との相互拡散によりこれらの結合強度が低下しないよ
うに施された金属薄膜層であシ、通常はチタン（ＴＩ）
／ニッケル（Ｎｉ）といった多層金属薄膜構造となって
いる。ウニ八１の全面に形成されたこれら多層金属薄膜
層５および６は、上記バンプ主体１０が金メッキによシ
所定形状に形成された後肢バンプ主体１０をエツチング
マスクとして不要部分が除去される。
す◎ 同第１図において、１はシリコンウェハでアリ、２はシ
リコン酸化膜（ｓｉｏ□膜）である。ウェハ１上の各素
子はアルミニウム（Ａｔ）を主成分とした配線によって
ボンディング電極部３と接続されており、この電極部３
によって外部との電気的接続がなされる。また上記各素
子および配線はリンガラスあるいはポリイミド等の絶縁
膜４により覆われ保護されている。さらに第１図におい
て、５および６はそれぞれ前記接着層およびバリア層で
ある。これらはアルミニウム（Ａｔ）からなる上記ビン
ディング電極部３と金（Ａｔ＋ ）からなるバンプ主体
９との相互拡散によりこれらの結合強度が低下しないよ
うに施された金属薄膜層であシ、通常はチタン（ＴＩ）
／ニッケル（Ｎｉ）といった多層金属薄膜構造となって
いる。ウニ八１の全面に形成されたこれら多層金属薄膜
層５および６は、上記バンプ主体１０が金メッキによシ
所定形状に形成された後肢バンプ主体１０をエツチング
マスクとして不要部分が除去される。
さて、突出電極をこのような構造とすることＫよシアル
ミニウムからなる上記ボンディング電極部３と金からな
る上記バンプ主体９との相互拡散を防ぐことはできるが
、ここに１つの不都合を生じることにもなった。すなわ
ち、上記バリア層６であるニッケルの表面がこの蒸着過
程に空気中で酸化して不動態層を形成してし゛まうこと
からこの上面に上記パンダ主体９とする金をメッキして
もこれらニッケルと金との界面で付着力が低減し、該メ
ッキした金が容易にはがれてしまうということである。
ミニウムからなる上記ボンディング電極部３と金からな
る上記バンプ主体９との相互拡散を防ぐことはできるが
、ここに１つの不都合を生じることにもなった。すなわ
ち、上記バリア層６であるニッケルの表面がこの蒸着過
程に空気中で酸化して不動態層を形成してし゛まうこと
からこの上面に上記パンダ主体９とする金をメッキして
もこれらニッケルと金との界面で付着力が低減し、該メ
ッキした金が容易にはがれてしまうということである。
この二？／ケル表面の不動態層は、上記金メッキを施す
以前に酸あるいはアルカリ液中に浸したとしても取υ除
くことは難しく、工程′管理に大きな不安をもたらして
いた。
以前に酸あるいはアルカリ液中に浸したとしても取υ除
くことは難しく、工程′管理に大きな不安をもたらして
いた。
この発明は上記実情に鑑みてなされたものであシ、ニッ
ケルのバリア効果を損うことなくこの表面の不動態化を
防ぎ、安定した突出電極の形成を実現する半導体装置の
輿造方法を提供することを目的とする。
ケルのバリア効果を損うことなくこの表面の不動態化を
防ぎ、安定した突出電極の形成を実現する半導体装置の
輿造方法を提供することを目的とする。
すなわちこの発明は、バリア層金属として適宜な接着層
金属の上に堆積したニッケルのさらに上面に７母ラジウ
ムの膜を堆積した後、前述した金等のバンプ主体とする
金属のメッキ、および該メッキした金属をマスクとした
これら接着層金属と二、ケルと／４’ラジウムとのエツ
チングを行なうようにしたものである。これによシ、上
記ニッケルによるバリア効果を損うことなくこの表面の
不動態化を防ぎ、良好に上記目的を達成することができ
るＯ 〔発明の実施例〕 以下、この発明にかかる半導体装置の製造方法を添附図
面第２図に示す実施例にしたがって詳細に説明する。た
だしこの第２図において、先の第１図に示した材料と同
一の材料については同一の番号を付して示している。
金属の上に堆積したニッケルのさらに上面に７母ラジウ
ムの膜を堆積した後、前述した金等のバンプ主体とする
金属のメッキ、および該メッキした金属をマスクとした
これら接着層金属と二、ケルと／４’ラジウムとのエツ
チングを行なうようにしたものである。これによシ、上
記ニッケルによるバリア効果を損うことなくこの表面の
不動態化を防ぎ、良好に上記目的を達成することができ
るＯ 〔発明の実施例〕 以下、この発明にかかる半導体装置の製造方法を添附図
面第２図に示す実施例にしたがって詳細に説明する。た
だしこの第２図において、先の第１図に示した材料と同
一の材料については同一の番号を付して示している。
まず第２図（ａ）に示すように、シリコン酸化膜＼１の
主面に熱酸化によってシリコン酸化膜（ｓｉｏ２膜）２
を成長させ、この後さらに訪シリコン酸化膜２の上にア
ルミニウム（Ａｔ）を堆積させて例えば写真蝕刻法によ
シアルミニウム配線層すなわちビンディング電極部３を
形成する。次に、絶縁膜４として例えばリン珪化ガラス
膜（ＰＳＧ膜）をＣＶＤ法により堆積させた後例えば写
真蝕刻法により上記ボンディング電極部３に通ずるよう
コンタクトホールを設け、この上面から接着層５として
例えばチタン（ＴＩ）−１０００Ｘ、また２９７層６お
よび７としてそれぞれニッケル（Ｎｌ ） −９０００
Ｘおよびノ４ラジウム（ｐｄ）−５ｏｏ１ （これら層
厚は任意である）を順次連続して堆積する。なおこの堆
積に関しては２００℃程度の温度で蒸着を行なうのが最
適である。次にこれら全体を例えば３８０℃で４，０分
間穆度熱処理した後、第２図（ｂ）に示すようにレジス
ト８を塗布し、例えば写真蝕刻法によル上記絶縁膜４に
設けたコンタクトホールに対応するよう開孔部を設ける
。さらにこの後上記レジスト８をメッキマスクとし、ま
た上記接着層５、バリア層６および７をメッキ電極とし
て第２図（Ｃ）に示すようなパンツ主体９とする金（Ａ
ｕ）を例えば２０μｍ程メッキする。そして最後にレジ
スト８を除去し、上記メッキした金バング主体９をマス
クとして上記接着層５としてチタン層、・マリア層７お
よび８としての二、ケル層およびツヤラジウム層のエツ
チングを行なうことによシ同第２図（Ｃ）に示すような
所定形状の突出電極を形成する。
主面に熱酸化によってシリコン酸化膜（ｓｉｏ２膜）２
を成長させ、この後さらに訪シリコン酸化膜２の上にア
ルミニウム（Ａｔ）を堆積させて例えば写真蝕刻法によ
シアルミニウム配線層すなわちビンディング電極部３を
形成する。次に、絶縁膜４として例えばリン珪化ガラス
膜（ＰＳＧ膜）をＣＶＤ法により堆積させた後例えば写
真蝕刻法により上記ボンディング電極部３に通ずるよう
コンタクトホールを設け、この上面から接着層５として
例えばチタン（ＴＩ）−１０００Ｘ、また２９７層６お
よび７としてそれぞれニッケル（Ｎｌ ） −９０００
Ｘおよびノ４ラジウム（ｐｄ）−５ｏｏ１ （これら層
厚は任意である）を順次連続して堆積する。なおこの堆
積に関しては２００℃程度の温度で蒸着を行なうのが最
適である。次にこれら全体を例えば３８０℃で４，０分
間穆度熱処理した後、第２図（ｂ）に示すようにレジス
ト８を塗布し、例えば写真蝕刻法によル上記絶縁膜４に
設けたコンタクトホールに対応するよう開孔部を設ける
。さらにこの後上記レジスト８をメッキマスクとし、ま
た上記接着層５、バリア層６および７をメッキ電極とし
て第２図（Ｃ）に示すようなパンツ主体９とする金（Ａ
ｕ）を例えば２０μｍ程メッキする。そして最後にレジ
スト８を除去し、上記メッキした金バング主体９をマス
クとして上記接着層５としてチタン層、・マリア層７お
よび８としての二、ケル層およびツヤラジウム層のエツ
チングを行なうことによシ同第２図（Ｃ）に示すような
所定形状の突出電極を形成する。
さて、突出電極をこのような方法で形成したことにより
、上記接着層５とバリア層６および７の堆積を行なった
後バリア層６としてのニッケルが空気中に直接さらされ
ることもなくなシ、従来の製造方法で問題とされた上記
二１．ケルの酸化による不動態化を防ぐことができる。
、上記接着層５とバリア層６および７の堆積を行なった
後バリア層６としてのニッケルが空気中に直接さらされ
ることもなくなシ、従来の製造方法で問題とされた上記
二１．ケルの酸化による不動態化を防ぐことができる。
なお、上記ツクリア層７としての・ぐラジウムは、貴金
属であって空気中においても酸化しにくい極めて安定な
材料であシ、電気メツキ法によシ形成される上記金・マ
ンプ主体９との付着力も良好である。
属であって空気中においても酸化しにくい極めて安定な
材料であシ、電気メツキ法によシ形成される上記金・マ
ンプ主体９との付着力も良好である。
ところで、上記・千ラジウムのような特徴を有するもの
としては金（Ａｕ’）も有効な材料としてあげられる。
としては金（Ａｕ’）も有効な材料としてあげられる。
しかしながら、バリア層６としてのニッケルにバリア層
７としてこの金を堆積した後前述したバンプ主体９とす
る金のメッキを施した場合、上記バリア層７としての金
と上記・々ンゾ主体９としての金とは同種の材料である
ことから、前述したエツチングを行なった際にこれら７
９９７層７としての金とバンプ主体９としての金とが同
時にエツチングされてしまうことになる。ただし、この
ような不都合を防ぐために、例えば前記レジスト８（第
２図（ｂ）参照）を施して、上記・シンブ主体９とする
金を所定形状にメッキした後さらに該ノ９ンプ主体９を
適宜なレジストで覆い、この後に写真蝕刻法を用いて前
記接着層５とツクリア層６および７との不要部分をエツ
チング除去するようにすれば第２図（Ｃ）に示したよう
な所定の形状に仕上げることも可能ではある。しかし、
このような方法は非能率的であシ、バリアＭ７として・
母ラジウムを堆積し、さらにバンプ主体９として金メッ
キを施し、この後該パンゾ主体９としての金メッキをマ
スクにして例えば塩化第二鉄系のエツチング液でエツチ
ングを行なうことによシ前記接着層５と・９リア層６お
よび７との不要部分のみを選択的に除去する前述した実
施例方法はどの製産効果は得られない。
７としてこの金を堆積した後前述したバンプ主体９とす
る金のメッキを施した場合、上記バリア層７としての金
と上記・々ンゾ主体９としての金とは同種の材料である
ことから、前述したエツチングを行なった際にこれら７
９９７層７としての金とバンプ主体９としての金とが同
時にエツチングされてしまうことになる。ただし、この
ような不都合を防ぐために、例えば前記レジスト８（第
２図（ｂ）参照）を施して、上記・シンブ主体９とする
金を所定形状にメッキした後さらに該ノ９ンプ主体９を
適宜なレジストで覆い、この後に写真蝕刻法を用いて前
記接着層５とツクリア層６および７との不要部分をエツ
チング除去するようにすれば第２図（Ｃ）に示したよう
な所定の形状に仕上げることも可能ではある。しかし、
このような方法は非能率的であシ、バリアＭ７として・
母ラジウムを堆積し、さらにバンプ主体９として金メッ
キを施し、この後該パンゾ主体９としての金メッキをマ
スクにして例えば塩化第二鉄系のエツチング液でエツチ
ングを行なうことによシ前記接着層５と・９リア層６お
よび７との不要部分のみを選択的に除去する前述した実
施例方法はどの製産効果は得られない。
なお、第２図に示したこの実施例方法では前記接着層５
の金属にチタン（Ｔｉ）を用いたが、他に例えばクロム
（Ｃｒ） 、バナジウム（至）、ニッケル（Ｎｌ ）
’−クロム（Ｃｒ）合金、あるいはチタン（Ｔｉ
）−タングステンに’）合金などの利料も適宜用いるこ
とができる。要は、前記バリア層６および７としてそれ
ぞれニッケルおよびノーラジウムを用いさえすればよく
、接着層５として上記いずれの材料を用いたとしても前
述同様の効果を得ることができる。
の金属にチタン（Ｔｉ）を用いたが、他に例えばクロム
（Ｃｒ） 、バナジウム（至）、ニッケル（Ｎｌ ）
’−クロム（Ｃｒ）合金、あるいはチタン（Ｔｉ
）−タングステンに’）合金などの利料も適宜用いるこ
とができる。要は、前記バリア層６および７としてそれ
ぞれニッケルおよびノーラジウムを用いさえすればよく
、接着層５として上記いずれの材料を用いたとしても前
述同様の効果を得ることができる。
また、上記バリア層７としてパラジウムを用いたこの発
明では、この上面にメッキするバンプ主体９として前記
金（Ａｕ）以外にも例えば銅（Ｃｕ） 。
明では、この上面にメッキするバンプ主体９として前記
金（Ａｕ）以外にも例えば銅（Ｃｕ） 。
鉛（ｐｂ）−スズ（Ｓｎ）系の半田合金、インジウム（
Ｉｎ）−アンチモン（ｓｂ）系の半田合金、あるいはイ
ンジウム（Ｉｎ）−鉛（ｐｂ ）系の半田合金などの材
料も適宜用いることができる。
Ｉｎ）−アンチモン（ｓｂ）系の半田合金、あるいはイ
ンジウム（Ｉｎ）−鉛（ｐｂ ）系の半田合金などの材
料も適宜用いることができる。
以上説明したように、この発明にかかる半導体装置の製
造方法によれば、バリア層金属としてのニッケルの不動
態化を確実に防止して安定した高品質の突出電極を能率
良く形成することができる。
造方法によれば、バリア層金属としてのニッケルの不動
態化を確実に防止して安定した高品質の突出電極を能率
良く形成することができる。
勿論これによって製造時における歩留シが向上すること
がら製造コストも大幅に低減することかできる。
がら製造コストも大幅に低減することかできる。
第１図は従来の半導体装置の突出電極部分の構造例を示
す断面図、第２図はこの発明にかかる半導体装置の製造
方法の一実施例を示す工程図であって特に各工程毎の突
出電極部分の構造を示す断面図である。 １・・・シリコンウニ八、２・・・酸化シリコン膜、３
・・・ビンディング電極、４・・・絶縁膜、５・・・接
着層、６・・・バリア層としてのニッケル、７・・・バ
リア層としてのパラジウム、８・・・レジスト、９・・
・バンプ主体。
す断面図、第２図はこの発明にかかる半導体装置の製造
方法の一実施例を示す工程図であって特に各工程毎の突
出電極部分の構造を示す断面図である。 １・・・シリコンウニ八、２・・・酸化シリコン膜、３
・・・ビンディング電極、４・・・絶縁膜、５・・・接
着層、６・・・バリア層としてのニッケル、７・・・バ
リア層としてのパラジウム、８・・・レジスト、９・・
・バンプ主体。
Claims (1)
- シリコンウェハの酸化膜上に形成したｄ？ンディング電
極部に適宜な接着層金属とバリア層金属としてのニッケ
ルと７４ラジウムとを順次連続して堆積した後この上面
に突出電極主体とする金属を所定形状にメッキし、さら
にこの後該メッキした金属をマスクにして前記接着層金
属と前記ニッケルと前記ノ９ラジウムとをエツチングす
ることにより所定形状の外部取り出し用突出電極を形成
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116577A JPS598359A (ja) | 1982-07-05 | 1982-07-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116577A JPS598359A (ja) | 1982-07-05 | 1982-07-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598359A true JPS598359A (ja) | 1984-01-17 |
Family
ID=14690557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57116577A Pending JPS598359A (ja) | 1982-07-05 | 1982-07-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598359A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02305442A (ja) * | 1989-03-23 | 1990-12-19 | Hughes Aircraft Co | 合金結合インジュウムバンプおよびその処理方法 |
| JPH0375253U (ja) * | 1989-11-24 | 1991-07-29 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4921070A (ja) * | 1972-06-15 | 1974-02-25 |
-
1982
- 1982-07-05 JP JP57116577A patent/JPS598359A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4921070A (ja) * | 1972-06-15 | 1974-02-25 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02305442A (ja) * | 1989-03-23 | 1990-12-19 | Hughes Aircraft Co | 合金結合インジュウムバンプおよびその処理方法 |
| JPH0375253U (ja) * | 1989-11-24 | 1991-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5492235A (en) | Process for single mask C4 solder bump fabrication | |
| JP6406975B2 (ja) | 半導体素子および半導体装置 | |
| JPH0145976B2 (ja) | ||
| JPH07297540A (ja) | バンプｉｃパッケージ用薄膜回路金属システム | |
| JPS598359A (ja) | 半導体装置の製造方法 | |
| JPH0137876B2 (ja) | ||
| JPH0638417B2 (ja) | 半導体装置 | |
| JPS63122248A (ja) | 半導体装置の製造方法 | |
| JPS6331138A (ja) | 半導体装置の製造方法 | |
| JPH03101233A (ja) | 電極構造及びその製造方法 | |
| JP2721580B2 (ja) | 半導体装置の製造方法 | |
| JPS5826175B2 (ja) | 半導体装置の製造方法 | |
| JPS5850421B2 (ja) | 薄膜回路 | |
| JPH0697663B2 (ja) | 半導体素子の製造方法 | |
| JPH11186309A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH07240434A (ja) | バンプ電極、およびその製造方法 | |
| JPH0377327A (ja) | バンプ電極形半導体装置およびその製造方法 | |
| JPH01238044A (ja) | 半導体装置 | |
| JP3297717B2 (ja) | 半導体装置の電極形成方法 | |
| JPS5821430B2 (ja) | 半導体装置の製造方法 | |
| JPH03190240A (ja) | 半導体装置の製造方法 | |
| JPS639662B2 (ja) | ||
| JPS61225839A (ja) | バンプ電極の形成方法 | |
| JPS598358A (ja) | 半導体装置およびこの製造方法 | |
| JP2600669B2 (ja) | 転写バンプ用金属突起 |