JPS59744A

JPS59744A - デ−タ処理装置

Info

Publication number: JPS59744A
Application number: JP57109728A
Authority: JP
Inventors: Kaname Imai; 今井　要
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-06-28
Filing date: 1982-06-28
Publication date: 1984-01-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の対象本発明はデータ処理装置に係り、特にマシンチェック（
誤動作）検出時に行なわれる命令の再実行動作を行なう
ための擬似的なマシンチェックが発せられるデータ処理
装置に関する。

従来技術データ処理装置においては、ハードウェアでマシンチェ
ックが検出されたときに実行中の命令を一定回数だけ実
行するという再実行機能を備えたものが多く、この再実
行機能によれば、マシンチェックの原因が偶発的あるい
はインターミツテントな要素によるときには装置の再使
用を支障なく行なうことができ、装置の信頼性を向上さ
せることができる。

ここで、再実行の確認は障害を自由に発生しなければな
らず、しかも再現性のある擬似的なマシンチェックが１
回だけ発生ずる様にしなければならないので、他の機能
の確認に比べて困難なものとされている。

上述の擬似的なマシンチェックを発生させる従来のデー
タ処理装置においては、レジスタへのスギヤイン機能を
用いてレジスタにチェックアドレスを設定し、これを命
令アドレス又はマイクロ命令アドレスと比較し、また再
実行の繰返し回数カウンタのデコード結果によりマスタ
チェックラッチをオンとして再実行機能の確認が行なわ
れていた。

ところが、上記従来の装置においては、再実行過程の確
認をとることができるが、プログラムによるマシンチェ
ック割込み処理中に擬似マシンチェックが発生してその
動作・が複雑となり本来の目的であるマシンチェック検
出時の動作確認を行なうことができず、またこの種の装
置ではハードウェアのマシンチェック処理は種々のマシ
ンチェック・マスクに支配されるのであるが、それらマ
スクのきめ細かな確認をとることができないという問題
があった。

発明の目的本発明は上記従来の線層に鑑みて為されたものであり、
その目的は、マシンチェック検出時における再実行動作
確認、そのときの種々のマシンチェックマスクのきめ細
かな確認を確実に行なうことができるデータ処理装置を
提供することにある。

上記目的を達成するため番こ、本発明は、制御記憶装置
に格納されたマイクロ命令を順次読み出してデータ処理
を行なうデータ処理装置において、読み出すべきマイク
ロ命令のアドレスを保持する第１のアドレス保持回路と
、予め設定されたマイクロ命令のアドレスを保持する第
２のアドレス保持回路と、読み出すべき命令アドレスを
保持する第３のアドレス保持回路と、予め設定された下
限命令アドレス及び上限命令アドレスを保持する第４の
アドレス保持回路と、マシンチェック割込みの処理を行
なうマシンチェック割込みシステムマスク処理回路と、
を含み、第１のアドレス保持回路と第２のアドレス保持
回路の内容が一致しかつ第３のアドレス保持回路の内容
が下限アドレスと上限アドレス間にあると判定された場
合であってマシンチェック割込みシステムマスクの割込
みが可能であるときにマシンチェック割込みシステムマ
スク処理回路により擬似的なマシンチェックが発せられ
ることを特徴とする。

発明の実施例以下図面に基づいて本発明の好適な実施例を説明する。

第１図にはマイクロプログラムにより制御される本発明
に係るデータ処理装置の一部構成が示されている。

第１図において、本データ処理装置はアドレス保持回路
としてレジスタ１０．１２．１４，１６．１８を含む。

前記レジスタ１０は制御記憶装置（図示せず）から読み
出されるべきマイクロ命令のアドレスを保持することが
でき、レジスタ１２は予め設定されたマイクロ命令のア
ドレスを保持することができ、レジスタ１４は読み出さ
れるべき命令アドレスを保持するこ々ができ、レジスタ
１６は予め設定される命令アドレスの下限アドレスを保
持することができ、そしてレジスタ１８は予め設定され
る命令アドレスの上限アドレスを保持することができる
。

上記レジスタ１０．１２の内容は第１の比較回路の２０
において、またレジスタ１４．１６の内容は第２の比較
回路２２において、そしてレジスタ１４゜１８の内容は
第３の比較回路２４において各々比較され、それらの比
較出力はアンドゲート２６に供給されている。このアン
ドゲート２６には、上記比較回路２０　、２２　、２４
の比較出力が使用されるときにオン、使用されないとき
にオフとされる制御ラッチ２８の出力と、再実行中には
オフとされ再実行中でないときにはオンさされて再実行
状態を示すラッチ３０の出力が供給されている。

ここで、前記比較回路２０はレジスタ１０．２０の内容
が一致して読み出されるべきマイクロ命令のアドレスと
予め設定されるマイクロプログラムのアドレスとが一致
したときにオンとなる比較出力をアンドゲート２６に与
えることができる。

また出校回路２２はレジスタ１４　、１６の内容を比較
して（下限アドレスレジスタの内容）≦（岐令アドレスレジ
スタの内容）となる条件が成立したときにオンとなる比較出力をアッ
トゲート２６に与えることができる。さらに比較回路２
４はレジスタ１４．１８の内容を比較して（命令アドレスレジスタの内容）≦（上限アドレスレジ
スタの内容）となる条件が成立したときにオンとなる比較出力をアン
ドゲート２６に出力することができる。

従ってアンドゲート２６はこれらの条件が全て成立しか
つラッチ２８．３０の出力がオン（！：　１：！るとき
にオンとなるアンド信号を出力することカ≦できる。

上記アットゲート２６のアンド出力はオアゲート３２に
供給されで、ｆ６す、このオアゲート３２にはマシンチ
ェック要因となるチェックラッチ群の・各ラッチ出力が
供給されている。従って、オアゲート３２はこれらの入
力信号のいずれかがオンとなるときにその出力をオニ／
とすることができる。

そして上記オアゲート３２のオア出力はマシンチェック
割込ろの受付を制御するマシンチェック割込みシステム
マスク処理回路３４に供給されており、その出力はマシ
ンチェック割込み処理を行なうマシンチェック割込み処
理回路３６に供給されている。

本発明に係るデータ処理装置の好適な実施例は以上の構
成から成り、以下その作用を第２図を用いて説明する。

まず、レジスタ１２にはマイクｌコ命令アドレスが予め
設定され、レジスタ１６には命令アドレスの下限が予め
設定され、またレジスタ１８には命令アドレスの上限が
予め設定されており、そしてこのときヂノチ２８はオン
とされている。

以上の状態において、マイクロプログラムのステップが
追行し、ドアドレスレジスタ１０の内容がレジスタ１２
に設定されたマイクロ命令のアドレスにまで達すると比
較回路２０で両者の内容の一致が検出され、その出力が
オンとなる。

他方、命令アドレスレジスタ１４の内容がＡＤＲ２≦（
命令レジスタの内容）≦ＡＤＲ３という関係にあるとき
には比較回路２２　、２４の比較出力はオンとなり、こ
のとき再実行状態を示すラッチ３０が再実行中でないた
めオンとなっているのでアンドゲート２６からオア回路
３２にアンド出力が与えられ、オア回路３２の出力がマ
シンチェック割込みシステムマスク処理回路３４に与え
られる。このときマシンチーツタ割込みシステムマスク
処理回路３４が割込み受付可能であれば、現在実行中で
あった命令に対する再実行動作の起動がかけられ、この
再実行は所定の順序に従って進行し、ラッチ３０はオフ
となる。

この様にして再び前と同じ命令に対するマイクロプログ
ラムのステップが追行し、レジスタ１０の内容がレジス
タ１２の内容と一致する様になると、再び比較回路２０
で両者の内容の一致が検出され、その出力がオンとなる
。このとき前記ラッチ３０は再実行動作の起動によりオ
フとされているので、このときにはアンドゲート２６は
開かず、従ってこの再実行動作過程においては擬似マシ
ンチェックは発生することはなく、再実行動作が所定の
順序に従って進行する。

上記再実行動作が終了すると、通常の場合、次に再実行
成功マシンチェック割込みをブロクラムで処理実行され
る。この場合、プログラムによるこのマシンチェック割
込み処理実行中にマイクロプログラムのステップが前記
アドレスレジスタ１２に設定されたアドレスに進行する
可能性があり、このとき、もしステップがそのアドレス
に進行すればマシンチェック処理中に擬。

似マシンチェックが発生することとなるが、本実施例で
は、マシンチェック処理を実行するプログラムとマシン
チェックを発生したプログラムとはメモリ上のアドレス
が異なる様にロードされ、従ってマシンチェックプログ
ラムはＡＤＲ２≦命令アドレスレジスタの内容≦ＡＤ几
３の関係が成立しないアドレスにロードされ、この結果比
較回路２２　、２４の出力がオフとなってアンドゲート
２６が閉じられ、擬似マシンチェックの発生が防止され
る。

なお、プログラムによるマシンチェック割込みが終了す
れば、第２図に示される様に最初実行されていたプログ
ラムに戻って再びその実行が行なわれる。

以上説明した様に、本実施例によれば、レジスタ１２，
１６．１８にマイクロ命令のアドレス、下限命令アドレ
ス、上限命令アドレスが各々予め設定され、比較器２０
　、２２　、２４の出力により、マイクロ命令アドレス
とレジスタ１２の内容とが一致しかつレジスタ１４の命
令アドレスが下限命令アドレスと上限命令アドレスとの
間にあると認められ、このときマシンチェック割込みシ
ステムマスク処理回路３４が割込み可能であるときに擬
似マシンチェックが発生して再実行動作の起動がかけら
れるので、再実行動作を行なうことができ、この処理中
で擬似マシンチェックが発生することがないので、再実
行動作を完全に確認することができる。

発明の詳細な説明した様に、本発明によれば、マシンチェックが検
出されたときの再実行機能の確認は、所定のアドレスを
所定のレジスタに予め設定し、被試験命令のテストプロ
グラムを実行してこのテストプログラムが確実に実行さ
れることを確認すればよいので、非常にこの確認作業が
簡単となり、またきめ細かな確認ができ、このため信頼
性のある再実行機能を備えたデータ処理装置を提供する
ことができる。

【図面の簡単な説明】

第１図は本発明に係るデータ処理装置の好適な実施例の
回路構成図、第２図は第１図実施例の動作を説明するメ
モリアドレス説明図である。１０・・・マイクロ命令アドレスレジスタ１２・・・設
定マイクロ命令アドレスレジスタ１４・・・命令アドレ
ス１６・・・下限命令アドレスレジスタ１８・・・上限命令アドレスレジスタ２０．２２．２４・・・比較回路２６・・・アンドゲート３０・・ランチ３２・・・オアゲート

Claims

【特許請求の範囲】

（１）制御記憶装置に格納されたマイクロ命令を順次読
み出してデータ処理を行なうデータ処理装置において、
読み出すべきマイクロ命令のアドレスを保持する第１の
アドレス保持回路と、予め設定されたマイクロ命令のア
ドレスを保持する第２のアドレス保持回路と、読み出す
べき命令アドレスを保持する第３のアドレス保持回路と
、予め設定された下限命令アドレス及び上限命令アドレ
スを保持する第４のアドレス保持回路と、マシンチェッ
ク割込みの処理を行なうマシンチェック割込みシステム
マスク処理回路と、を含み、第１のアドレス保持回路と
第２のアドレス保持回路の内容が一致しかつ第３のアド
レス保持回路の内容が下限アドレスと上限アドレス間に
あると判定された場合であってマシンチェック割込みシ
ステムマスクの割込みが可能であるときにマシンチェッ
ク割込みシステムマスク処理回路により擬似的なマシン
チェックが発せられる、ことを特徴とするデータ処理装
置。