JPS5953581B2 - 情報処理装置のリセット方式 - Google Patents
情報処理装置のリセット方式Info
- Publication number
- JPS5953581B2 JPS5953581B2 JP53043223A JP4322378A JPS5953581B2 JP S5953581 B2 JPS5953581 B2 JP S5953581B2 JP 53043223 A JP53043223 A JP 53043223A JP 4322378 A JP4322378 A JP 4322378A JP S5953581 B2 JPS5953581 B2 JP S5953581B2
- Authority
- JP
- Japan
- Prior art keywords
- information processing
- reset
- processing device
- reset operation
- failure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Retry When Errors Occur (AREA)
Description
【発明の詳細な説明】
この発明は情報処理装置のリセット方式に関するもので
ある。
ある。
情報処理装置は通常、計算機システム運転開始時に情報
処理装置内部のハードウェアの初期設定（イニシャライ
ズ）の為のリセット機能を有している。
処理装置内部のハードウェアの初期設定（イニシャライ
ズ）の為のリセット機能を有している。
このリセット動作は情報処理装置の初期設定を行う為の
機能である為、一般的には装置の電源投入直後に実施す
る場合が多く、電源投入直後の処理装置はその内部に有
するハードウェア（データ・レジスタ）の内部状態が不
確定である。一方、現在の情報処理装置においてはハー
ドウェアの故障検出を目的としてパリテイ・チェック機
能が一般に用いられている。しかしながら、リセット動
作を行う時点ではそのハードウェアの内部状態が不確定
であり、内部に有するデータ・レジスタのパリテイが一
般には保証されていない。不確定な内部状態のイニシャ
ライズ（コントロール・レジスタの初期設定及びデータ
・レジスタのパリテイの保証等）がリセット機能の目的
の一つであり、リセット動作中には内部状態が不確定で
ある為のエラーが発生する為、エラー検出禁止状態でリ
セット動作させ、処理装置内部のイニシャライズ（初期
設定）を行つている。前述の如く情報処理装置の内部状
態のイニシャライズの為のリセット動作は故障検出禁止
モードで動作する為、計算機システムの運転開始時処理
装置の故障がありリセット動作中に処理装置のハードウ
ェアの故障による本当の意味でのパリテイ・チェッカー
によるパリテイ・エラーが発生していても検出できず、
一般にはその後の計算機の運転開始の為のＩＰＬ（イニ
シャル・プログラム・ロード）時等でエラー検出されて
ＩＰＬが出来ず、交替装置への切り替え、再ＩＰＬなど
時間のロスが大きい。
機能である為、一般的には装置の電源投入直後に実施す
る場合が多く、電源投入直後の処理装置はその内部に有
するハードウェア（データ・レジスタ）の内部状態が不
確定である。一方、現在の情報処理装置においてはハー
ドウェアの故障検出を目的としてパリテイ・チェック機
能が一般に用いられている。しかしながら、リセット動
作を行う時点ではそのハードウェアの内部状態が不確定
であり、内部に有するデータ・レジスタのパリテイが一
般には保証されていない。不確定な内部状態のイニシャ
ライズ（コントロール・レジスタの初期設定及びデータ
・レジスタのパリテイの保証等）がリセット機能の目的
の一つであり、リセット動作中には内部状態が不確定で
ある為のエラーが発生する為、エラー検出禁止状態でリ
セット動作させ、処理装置内部のイニシャライズ（初期
設定）を行つている。前述の如く情報処理装置の内部状
態のイニシャライズの為のリセット動作は故障検出禁止
モードで動作する為、計算機システムの運転開始時処理
装置の故障がありリセット動作中に処理装置のハードウ
ェアの故障による本当の意味でのパリテイ・チェッカー
によるパリテイ・エラーが発生していても検出できず、
一般にはその後の計算機の運転開始の為のＩＰＬ（イニ
シャル・プログラム・ロード）時等でエラー検出されて
ＩＰＬが出来ず、交替装置への切り替え、再ＩＰＬなど
時間のロスが大きい。
この発明の目的とするところは前述の如き従来の問題点
を除去するものであり、リセット機能において処理装置
の故障を検出し、計算機システムの運転開始時に故障が
ある場合に故障の早期発見という効果を有する情報、処
理装置のリセット方式を提供することにある。
を除去するものであり、リセット機能において処理装置
の故障を検出し、計算機システムの運転開始時に故障が
ある場合に故障の早期発見という効果を有する情報、処
理装置のリセット方式を提供することにある。
この発明の特徴とするところは、リセット動作を２度行
い、最初のリセット動作はエラー検出禁止モードで処理
装置内部のハードウェアのイニシャライズを行い、２回
目のリセット動作はエラー検出モードで動作させること
によりリセット動作において故障検出を行うことである
。
い、最初のリセット動作はエラー検出禁止モードで処理
装置内部のハードウェアのイニシャライズを行い、２回
目のリセット動作はエラー検出モードで動作させること
によりリセット動作において故障検出を行うことである
。
次に本発明の一実施例につき図面を用いて詳細に説明す
る。
る。
第１図は本発明の一実施例であるリセット動作の動作フ
ロー図である。リセット動作が指示された時実際のリセ
ット動作を２度行い最初のリセット動作は従来同様エラ
ー検出禁止モードにて処理装置内部のハードウエアのイ
ニシヤライズを行い、２度目のりセツト動作はエラー検
出モードにて動作させる。従つて１度目のりセツト動作
にて内部状態がイニシヤライズ（コントロール・レジス
タの初期設定、データ・レジスタのパリテイ保障等）さ
れている為、処理装置の故障がない場合、エラー検出モ
ードにて２度目のリセツト動作を行つてもエラーが発生
することがなく、処理装置に故障がある場合のみ２度の
りセツト動作においてもエラーが発生し、エラー検出モ
ードである為故障が検出される。第２図は本発明の一実
施例をプロツク図で示し、マニユアル等の押ボタンスイ
ツチによるりセツト指示は制御回路１１に与えられる。
ロー図である。リセット動作が指示された時実際のリセ
ット動作を２度行い最初のリセット動作は従来同様エラ
ー検出禁止モードにて処理装置内部のハードウエアのイ
ニシヤライズを行い、２度目のりセツト動作はエラー検
出モードにて動作させる。従つて１度目のりセツト動作
にて内部状態がイニシヤライズ（コントロール・レジス
タの初期設定、データ・レジスタのパリテイ保障等）さ
れている為、処理装置の故障がない場合、エラー検出モ
ードにて２度目のリセツト動作を行つてもエラーが発生
することがなく、処理装置に故障がある場合のみ２度の
りセツト動作においてもエラーが発生し、エラー検出モ
ードである為故障が検出される。第２図は本発明の一実
施例をプロツク図で示し、マニユアル等の押ボタンスイ
ツチによるりセツト指示は制御回路１１に与えられる。
制御回路１１は例えばマイクロプログラムを格納した制
御メモリを含み、りセツト指示に応答してりセツト動作
のためのマイクロフ治グラムが走り、情報処理装置の各
部にりセツト信号を与える。第２図では演算装置（ＡＬ
Ｕ）１３のみを特に示しており、りセツト信号１２はＡ
ＬＵｌ３、レジスタ１１４および１５等に与えられ、イ
ニシヤライズが行なわれる。ＡＬＵｌ３にはパリテイ・
チエツカ（ＰＣ）１６が接続されており、ＡＬＵｌ３で
パリテイ・エラーが発生すると、ＰＣｌ６はエラー・ラ
ツチ１７の所定ビツトをセツトする。エラー・二ラツチ
１７は多数のビツトを有し、情報処理装置の各部からエ
ラー報告が到米する。各ビツトは必らずしも一つのＰＣ
に対応せず、例えばＰＣｌ６の出力は他の図示しないＰ
Ｃ出力とも接続されている。１８はゲートであり、エラ
ー・ラツチ１７のセツト状態によつて割込み信号を出力
する。
御メモリを含み、りセツト指示に応答してりセツト動作
のためのマイクロフ治グラムが走り、情報処理装置の各
部にりセツト信号を与える。第２図では演算装置（ＡＬ
Ｕ）１３のみを特に示しており、りセツト信号１２はＡ
ＬＵｌ３、レジスタ１１４および１５等に与えられ、イ
ニシヤライズが行なわれる。ＡＬＵｌ３にはパリテイ・
チエツカ（ＰＣ）１６が接続されており、ＡＬＵｌ３で
パリテイ・エラーが発生すると、ＰＣｌ６はエラー・ラ
ツチ１７の所定ビツトをセツトする。エラー・二ラツチ
１７は多数のビツトを有し、情報処理装置の各部からエ
ラー報告が到米する。各ビツトは必らずしも一つのＰＣ
に対応せず、例えばＰＣｌ６の出力は他の図示しないＰ
Ｃ出力とも接続されている。１８はゲートであり、エラ
ー・ラツチ１７のセツト状態によつて割込み信号を出力
する。
ゲート１８は制御回路１１によつて制御され、１回目の
りセツト動作時はゲート１８を閉じ、仮にエラーが発生
しても、それが検出されないようにし、りセツト動作終
了直前にはエラー・ラツチ１７全てをりセツト状態にす
る。そして２回目のリセツト動作時はゲート１８を開い
ておき、このときに工ラ一が発生した場合は検出できる
ようにする。以上述べたごとく本発明により、通常処理
装置の電源投入直後に行なうりセツト動作において故障
が検出でき、故障の早期発見（ＩＰＬ前に故障発見）で
きるため、交替装置への切り替え、再１ＰＬ等の時間の
ロスが少ない。
りセツト動作時はゲート１８を閉じ、仮にエラーが発生
しても、それが検出されないようにし、りセツト動作終
了直前にはエラー・ラツチ１７全てをりセツト状態にす
る。そして２回目のリセツト動作時はゲート１８を開い
ておき、このときに工ラ一が発生した場合は検出できる
ようにする。以上述べたごとく本発明により、通常処理
装置の電源投入直後に行なうりセツト動作において故障
が検出でき、故障の早期発見（ＩＰＬ前に故障発見）で
きるため、交替装置への切り替え、再１ＰＬ等の時間の
ロスが少ない。
第１図は本発明を説明する動作フロー図、第２図は本発
明の一実施例を示すプロツク図である。 １１・・・・・・制御回路、１２・・・・・・りセツト
信号、１３・・・・・・演算装置（ＡＬＵ）、１４およ
び１５・・・・・・レジスタ、１６・・・・・・パリテ
イ・チエツカ（ＰＣ）、１７・・・・・・エラー・ラツ
チ、１８・・・・・・ゲート。
明の一実施例を示すプロツク図である。 １１・・・・・・制御回路、１２・・・・・・りセツト
信号、１３・・・・・・演算装置（ＡＬＵ）、１４およ
び１５・・・・・・レジスタ、１６・・・・・・パリテ
イ・チエツカ（ＰＣ）、１７・・・・・・エラー・ラツ
チ、１８・・・・・・ゲート。
Claims (1)
- １ 情報処理装置内部の初期設定を行なう為のリセット
機能を有する情報処理装置において、１回のリセット指
示で実際のリセット動作を２度行い、最初のリセット動
作はエラー検出禁止モードで、２回のリセット動作はエ
ラー検出モードにて動作させ故障検出をリセットにて行
えることを特徴とする情報処理装置のリセット方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53043223A JPS5953581B2 (ja) | 1978-04-14 | 1978-04-14 | 情報処理装置のリセット方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53043223A JPS5953581B2 (ja) | 1978-04-14 | 1978-04-14 | 情報処理装置のリセット方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54136127A JPS54136127A (en) | 1979-10-23 |
| JPS5953581B2 true JPS5953581B2 (ja) | 1984-12-26 |
Family
ID=12657904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53043223A Expired JPS5953581B2 (ja) | 1978-04-14 | 1978-04-14 | 情報処理装置のリセット方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953581B2 (ja) |
-
1978
- 1978-04-14 JP JP53043223A patent/JPS5953581B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54136127A (en) | 1979-10-23 |
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