JPS59117646A - デバツグ用コンソ−ル制御回路 - Google Patents
デバツグ用コンソ−ル制御回路Info
- Publication number
- JPS59117646A JPS59117646A JP57231862A JP23186282A JPS59117646A JP S59117646 A JPS59117646 A JP S59117646A JP 57231862 A JP57231862 A JP 57231862A JP 23186282 A JP23186282 A JP 23186282A JP S59117646 A JPS59117646 A JP S59117646A
- Authority
- JP
- Japan
- Prior art keywords
- debugging
- address
- terminal
- area
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
囚 発明の技術分野
本発明はデバッグ用コンソール制御回路、特にマイクロ
プロセッサを用いた装置のデバッグを、汎用インタフェ
ースに接続されるキーボード・プリンクやキーボード・
ディスプレイ等を用いて、簡易に効率的に行い得るよう
にしたデバッグ用コンソール制御回路に関するものであ
る。
プロセッサを用いた装置のデバッグを、汎用インタフェ
ースに接続されるキーボード・プリンクやキーボード・
ディスプレイ等を用いて、簡易に効率的に行い得るよう
にしたデバッグ用コンソール制御回路に関するものであ
る。
（Ｂ） 従来技術と問題点
第１図は従来のデバッグ方式の例を示す。図中、１はデ
バッグ対象となっている装置、２はマイクロプロセッサ
、３はメモリ、４はアドレスバス、５はデータバス、６
はハードウェアコンソール、７はスイッチ、８は発光ダ
イオードを表わす。
バッグ対象となっている装置、２はマイクロプロセッサ
、３はメモリ、４はアドレスバス、５はデータバス、６
はハードウェアコンソール、７はスイッチ、８は発光ダ
イオードを表わす。
マイクロプロセッサ２を用いた装置１のソフトウェアの
デバッグを行う場合、当初は他の開発システムによって
、エミュレーションを行うなどして、デバッグを行うが
、最終的にはソフトウェアの実機、特に装置ｉ￥１の設
置場所におけるデバッグが必要になる。デバッグに際し
ては、メモリ３やマイクロプロセッサ２のレジスタの内
容をリード［〜て表示したり、データをデバッグ用のデ
ータに置換したり、また、命令を１ステツプずつ実行し
てトレースできるようにするいわゆるステップ動作や、
所定のアドレスで命令の実行を停止させるカウンタ・ス
トップ動作を行わせるデバッグ−ツールが必要になる。
デバッグを行う場合、当初は他の開発システムによって
、エミュレーションを行うなどして、デバッグを行うが
、最終的にはソフトウェアの実機、特に装置ｉ￥１の設
置場所におけるデバッグが必要になる。デバッグに際し
ては、メモリ３やマイクロプロセッサ２のレジスタの内
容をリード［〜て表示したり、データをデバッグ用のデ
ータに置換したり、また、命令を１ステツプずつ実行し
てトレースできるようにするいわゆるステップ動作や、
所定のアドレスで命令の実行を停止させるカウンタ・ス
トップ動作を行わせるデバッグ−ツールが必要になる。
そのため、従来、例えばハードウェアコンソール６を作
成して、デバッグ対象装置１のアドレスバス４やデータ
バス５に接続し。
成して、デバッグ対象装置１のアドレスバス４やデータ
バス５に接続し。
スイッチ７を操作することにより、メモリ３の内容を発
光ダイオード８に表示させたシ、デバッグ用データを有
°き込んだりするようにされていた。
光ダイオード８に表示させたシ、デバッグ用データを有
°き込んだりするようにされていた。
しかし、上記従来方式によれば、アドレスやデータの指
定を、スイッチ操作によって１ワ〜ドずち指定しなけれ
ばならず、壕だ発光ダイオード８等のランプにも１ワー
ドずつしか表示できないため、操作が極めて煩雑となり
、また操作内容の記録が不（更で、操作ミスも招きやす
いという問題がある。
定を、スイッチ操作によって１ワ〜ドずち指定しなけれ
ばならず、壕だ発光ダイオード８等のランプにも１ワー
ドずつしか表示できないため、操作が極めて煩雑となり
、また操作内容の記録が不（更で、操作ミスも招きやす
いという問題がある。
しかしながら、ハードウェアコンソール６のようなハル
ドウエアの制御回路によるデバッグ・ツールではなく、
ソフトウェアを含んだデバッグ・ツール、す力わちメモ
リへのデータセットやデータの表示をソフトウェアのプ
ログラムによって制御するようなデバッグ・ツールは、
例えば被デバツグ・プログラムの暴走により、メモリの
内容が破壊されてし才うことなどがあり、その場合、デ
バッグ・ツールのプログラムが動作できなくなったり、
デバッグ・ツールのプログラムへの実行制御を移行でき
なくなるという問題があるため、使用が困難であった。
ドウエアの制御回路によるデバッグ・ツールではなく、
ソフトウェアを含んだデバッグ・ツール、す力わちメモ
リへのデータセットやデータの表示をソフトウェアのプ
ログラムによって制御するようなデバッグ・ツールは、
例えば被デバツグ・プログラムの暴走により、メモリの
内容が破壊されてし才うことなどがあり、その場合、デ
バッグ・ツールのプログラムが動作できなくなったり、
デバッグ・ツールのプログラムへの実行制御を移行でき
なくなるという問題があるため、使用が困難であった。
Ｃ）発明の目的と構成
本発明は上記問題点の解決を図り、例えばマ・ｆクロプ
ロセッサを用いた装置のデバッグを、Ｒ８’！−２３２
０インタフエースをもつキーボード・プリンタやキーボ
ード・ディスプレイ等を用いて行うことができるように
するとともに、被デバツグプログラムの内容や動作いか
んにかかわらず、デバッグ・ツールとしての制御プログ
ラムが正常に動作できるようにする制御回路を提供１−
、デバッグの効率化を可能にすることを目的としている
。
ロセッサを用いた装置のデバッグを、Ｒ８’！−２３２
０インタフエースをもつキーボード・プリンタやキーボ
ード・ディスプレイ等を用いて行うことができるように
するとともに、被デバツグプログラムの内容や動作いか
んにかかわらず、デバッグ・ツールとしての制御プログ
ラムが正常に動作できるようにする制御回路を提供１−
、デバッグの効率化を可能にすることを目的としている
。
そのため、本発明のデバッグ用コンソール制御回路は、
マイクロプロセッサな用いた装置のデバッグ・システム
において、デバッグ用端末からの特定のキー人力信号を
検出して割込み信号を発生する回路と、上記割込み信号
によって出力されるベクタ・アドレスを、上記デバッグ
用端末が接続さｉｌているときにのみデバッグ用制御プ
ログラムに制御を移行するアドレスに変換するアドレス
変換回路とをそなえ、デバッグ用端末によるマイクロプ
ロセッサーシスデムのデバッグを可能にしたことを特徴
とし、でいる。以下、図面を参照しつつ実施例に従って
説明する。
マイクロプロセッサな用いた装置のデバッグ・システム
において、デバッグ用端末からの特定のキー人力信号を
検出して割込み信号を発生する回路と、上記割込み信号
によって出力されるベクタ・アドレスを、上記デバッグ
用端末が接続さｉｌているときにのみデバッグ用制御プ
ログラムに制御を移行するアドレスに変換するアドレス
変換回路とをそなえ、デバッグ用端末によるマイクロプ
ロセッサーシスデムのデバッグを可能にしたことを特徴
とし、でいる。以下、図面を参照しつつ実施例に従って
説明する。
（６）発明の実施例
第２図は本発明の一実施例構成を示す。図中、符号１な
いし５は第１図に対応ｌ、１０は端末、１１けＲ８２３
２Ｃインタフエース、１２は直列並列変換回路、１３は
ブレーク信号検出回路、１４はアドレス変換回路、１５
はＮＭＩペクタ領域、１６は５ＴＢＰベクタ領域、１７
＆″ｉＮＭＩ割込み処理プログラム領域、１８はデバッ
グ用アドレス領域、１９はデバッグ用制御プログラム領
域、２ｏはイニシャルスタート・ベクタ領域を表わす。
いし５は第１図に対応ｌ、１０は端末、１１けＲ８２３
２Ｃインタフエース、１２は直列並列変換回路、１３は
ブレーク信号検出回路、１４はアドレス変換回路、１５
はＮＭＩペクタ領域、１６は５ＴＢＰベクタ領域、１７
＆″ｉＮＭＩ割込み処理プログラム領域、１８はデバッ
グ用アドレス領域、１９はデバッグ用制御プログラム領
域、２ｏはイニシャルスタート・ベクタ領域を表わす。
端末１０は、通常のキーボード・プリンタやキーボード
付ディスプレイ装置等であって、例えばＲ８２３２Ｃイ
ンタフエース１１の規格に合致する汎用端末である。従
って、デバッグ対象の装置ＦＩＩＫデバッグ時にのみ簡
易に取り付けることができるようになっている。直列並
列変換回路１２は、Ｒ８２３２Ｃインタフエース１１上
の直列データを並列データに変換する回路である。特に
、両列並列変換回路１２の内部−または外部に、ブレー
ク信号検出回路１３が設けられる。ブレーク信号検出回
路１３（ｄ、端末ＩＯのコンソールのいわゆるリフニス
）−キーを押下したときに、そのブレーク信号を検出す
る回路である。ブレーク信号を検出した場合には、マイ
クロプロセッサ２のＮＭ Ｉ （ＮＯＮ ＭＡＳＫＡ
ＢＩＪＩＮ’ｌ’ＥＲＲＵＰＴ ）端子へ、割込み信号
を出力する。
付ディスプレイ装置等であって、例えばＲ８２３２Ｃイ
ンタフエース１１の規格に合致する汎用端末である。従
って、デバッグ対象の装置ＦＩＩＫデバッグ時にのみ簡
易に取り付けることができるようになっている。直列並
列変換回路１２は、Ｒ８２３２Ｃインタフエース１１上
の直列データを並列データに変換する回路である。特に
、両列並列変換回路１２の内部−または外部に、ブレー
ク信号検出回路１３が設けられる。ブレーク信号検出回
路１３（ｄ、端末ＩＯのコンソールのいわゆるリフニス
）−キーを押下したときに、そのブレーク信号を検出す
る回路である。ブレーク信号を検出した場合には、マイ
クロプロセッサ２のＮＭ Ｉ （ＮＯＮ ＭＡＳＫＡ
ＢＩＪＩＮ’ｌ’ＥＲＲＵＰＴ ）端子へ、割込み信号
を出力する。
ＮＭＩは、マイクロプロセッサ２のマイク状態とは無関
係に、強制的にマイクロプロセッサ２に割込みをかける
ものである。
係に、強制的にマイクロプロセッサ２に割込みをかける
ものである。
アドレス変換回路１４ハ、アドレスバス４上のアドレス
が特定のアドレスの場合にのみ、他のアドレスに変換す
る回路である。Ｒ８２３２Ｃインタフエース１１上のＥ
Ｒ（ＥｑｔｔｉｐｍｅｎｔＲｅａｄｙ ） 信号がオ
ンのとき、すなわち、端末１０が接続されて、正常に動
作できるときにのみ、アドレス変換回路１４が働き、Ｅ
Ｒ傷信号オフの場合には、アドレス変換はスルーとなる
。アドレス変換回路１４は、具体的Ｋｉｄ、後述する如
く、ＮＭＩペクタのアドレスＡを、デバッグ用アドレス
領域１８のアドレスＣに変換するように構成される。
が特定のアドレスの場合にのみ、他のアドレスに変換す
る回路である。Ｒ８２３２Ｃインタフエース１１上のＥ
Ｒ（ＥｑｔｔｉｐｍｅｎｔＲｅａｄｙ ） 信号がオ
ンのとき、すなわち、端末１０が接続されて、正常に動
作できるときにのみ、アドレス変換回路１４が働き、Ｅ
Ｒ傷信号オフの場合には、アドレス変換はスルーとなる
。アドレス変換回路１４は、具体的Ｋｉｄ、後述する如
く、ＮＭＩペクタのアドレスＡを、デバッグ用アドレス
領域１８のアドレスＣに変換するように構成される。
メモリ３は、読み書き可能なランダム−アクセス・メモ
ＩＪ（ＲＡＭ）領域と、読み出しだけが可能なリード・
オンリ・メモリ （ＲＯＭ）領域とからなっている。Ｒ
ＯＭ領域にｆｄ、予めイニシャル・プログラム・ローダ
（ＩＰＬ）ｔたはモニタ等の不揮発性の情報が格納され
、例えば装置１への電源投入によって、特定アドレスＥ
のイニシャルスタート・ベクタ領域２０に格納されたア
ドレスに制御が移行するようになっている。特に本発明
においては、このＲＯＭ領域に、端末ＩＯとの交信を行
い、メモリ３の内容をダンプしたり、ＲＡＭ領域のデー
タを自由に書き換えたりすることができるデバッグ用ソ
フトウェアとして、デバッグ用制御プログラム領域１９
が設けらｒｌ、デバッグ用制御プログラムの命令が格納
される。また、デバッグ用アドレス領域１８には、デバ
ッグ用制御プログラム領域１９の先頭アドレスが格納さ
れる。
ＩＪ（ＲＡＭ）領域と、読み出しだけが可能なリード・
オンリ・メモリ （ＲＯＭ）領域とからなっている。Ｒ
ＯＭ領域にｆｄ、予めイニシャル・プログラム・ローダ
（ＩＰＬ）ｔたはモニタ等の不揮発性の情報が格納され
、例えば装置１への電源投入によって、特定アドレスＥ
のイニシャルスタート・ベクタ領域２０に格納されたア
ドレスに制御が移行するようになっている。特に本発明
においては、このＲＯＭ領域に、端末ＩＯとの交信を行
い、メモリ３の内容をダンプしたり、ＲＡＭ領域のデー
タを自由に書き換えたりすることができるデバッグ用ソ
フトウェアとして、デバッグ用制御プログラム領域１９
が設けらｒｌ、デバッグ用制御プログラムの命令が格納
される。また、デバッグ用アドレス領域１８には、デバ
ッグ用制御プログラム領域１９の先頭アドレスが格納さ
れる。
例えば、メモリ３のＲＡＭ領シハンには、ＮｔＴペクタ
領域１５や５ＴＥＰベクタ領域１６等の割込みベクタ領
域がある。これらのベクタ領域にｌｉ、そのベクタに対
応する割込みが発生したときに、制御を移行すべきアド
レスが格納される。例えば、ＮＭＩ割込み処理プログラ
ム領域１７のアトｔ／スＸが、ＮＭＩベクタ領域工５に
格納されているとすると、通常の場合、ＮＭＩの割込＝
７＋によって、アトし・スＡがフェッチざハ、アドレス
ＸのＮ Ｍ Ｉ 割込み処理プログラムに制御が移行す
るようになっている。
領域１５や５ＴＥＰベクタ領域１６等の割込みベクタ領
域がある。これらのベクタ領域にｌｉ、そのベクタに対
応する割込みが発生したときに、制御を移行すべきアド
レスが格納される。例えば、ＮＭＩ割込み処理プログラ
ム領域１７のアトｔ／スＸが、ＮＭＩベクタ領域工５に
格納されているとすると、通常の場合、ＮＭＩの割込＝
７＋によって、アトし・スＡがフェッチざハ、アドレス
ＸのＮ Ｍ Ｉ 割込み処理プログラムに制御が移行す
るようになっている。
次に第２図図示実施例についてのデバッグ時の動作につ
いて訝明する。端末１０がデバッグ対象の装置１に接続
されることによって、ＲＳ ２３２ Ｃインタフェース
１１上のＥＲＩＭ号が、アドレス変換回路１４に供給さ
れ、アトし・ス変換回路１４ｔＪ：変換可能な状態にな
る。ここで、端末１０のコンノールからリクエスト・ヤ
ーの押下によるデバッグ指示があると、直列並列変換回
路１２に設けられたブレーク信号検出回路１３け、ブレ
ーク信号を検出する。
いて訝明する。端末１０がデバッグ対象の装置１に接続
されることによって、ＲＳ ２３２ Ｃインタフェース
１１上のＥＲＩＭ号が、アドレス変換回路１４に供給さ
れ、アトし・ス変換回路１４ｔＪ：変換可能な状態にな
る。ここで、端末１０のコンノールからリクエスト・ヤ
ーの押下によるデバッグ指示があると、直列並列変換回
路１２に設けられたブレーク信号検出回路１３け、ブレ
ーク信号を検出する。
ブレーク信号を検出したならば、マイクロプロセッサ２
のＮＭＩ端子に割込み・信号を出力する。
のＮＭＩ端子に割込み・信号を出力する。
マイクロプロセツナ２は、との割込み信号によって、現
在の命令の処理を中断し、ＮＭｉベクク領域１５ヲフエ
ツチするために、アドレスバス４ ＶＣアドレスＡを出
力する。マ・イクロプロセッサ２の出力するＴド１／ス
は、アドレス変換回路１４に入力さね、アドレス変換回
路１４は、アドレス情報の比較を行って、アドレスＡで
あることを検出した〃らば、そのアドレスＡを、デバッ
グ用アドレス領域１８のアト１．／スＣに変換して、゛
アト１／スパス４に送出する。従って、端末１０が接続
されている場合には、ＮＭＩの割熟みによって、ＮＭＩ
ペクタ領域１５でｖ；ｊなく、デバッグ用アドレス領域
１８がフゴツチされることになる。とうして、デノくラ
グ用制御ブＩ】グラム領域１９のアドレスＤに制御が移
行さ”第１る。デバッグ用制餉１プロゲラｌ、の処理内
容は、本発明の要旨に直接関連しないので、詳細に説明
することは省略するが、これによって、端末１ｏか、ら
デバッグ用に用意したコマンドを入力し、メモリ３の任
意のアドレス領域のダンプ、データの置換、５ＴＥＰ動
作の開始／終了、カウンタ・ストップ動作の設定等がソ
フトウェアによって自由に処理できることとなる。特に
、アドレスやデータ等を１６進数表示で扱うことができ
、また操作内容の記録、メモリ３やレジスタ内容の記録
も、例えば端末１０のプリンタに残すことができ、デバ
ッグの効率を著しく向上させることができる。最後に割
込み復帰命令によって、中断ｌ−でいた処理に制御を果
し、処理を再開することができる。例えば、デバッグ対
象のプログラムが暴走して、ＮＭＩペクタ領域１５のア
ドレス情報等を破壊することは、よくあることであるが
、ＮＭ■ベクタ領域１５にフェッチする段階でアドレス
変換が行われるので、どのような状態においてもデバッ
グ用制徊１プログラムに制御を移行させることが可能で
ある。
在の命令の処理を中断し、ＮＭｉベクク領域１５ヲフエ
ツチするために、アドレスバス４ ＶＣアドレスＡを出
力する。マ・イクロプロセッサ２の出力するＴド１／ス
は、アドレス変換回路１４に入力さね、アドレス変換回
路１４は、アドレス情報の比較を行って、アドレスＡで
あることを検出した〃らば、そのアドレスＡを、デバッ
グ用アドレス領域１８のアト１．／スＣに変換して、゛
アト１／スパス４に送出する。従って、端末１０が接続
されている場合には、ＮＭＩの割熟みによって、ＮＭＩ
ペクタ領域１５でｖ；ｊなく、デバッグ用アドレス領域
１８がフゴツチされることになる。とうして、デノくラ
グ用制御ブＩ】グラム領域１９のアドレスＤに制御が移
行さ”第１る。デバッグ用制餉１プロゲラｌ、の処理内
容は、本発明の要旨に直接関連しないので、詳細に説明
することは省略するが、これによって、端末１ｏか、ら
デバッグ用に用意したコマンドを入力し、メモリ３の任
意のアドレス領域のダンプ、データの置換、５ＴＥＰ動
作の開始／終了、カウンタ・ストップ動作の設定等がソ
フトウェアによって自由に処理できることとなる。特に
、アドレスやデータ等を１６進数表示で扱うことができ
、また操作内容の記録、メモリ３やレジスタ内容の記録
も、例えば端末１０のプリンタに残すことができ、デバ
ッグの効率を著しく向上させることができる。最後に割
込み復帰命令によって、中断ｌ−でいた処理に制御を果
し、処理を再開することができる。例えば、デバッグ対
象のプログラムが暴走して、ＮＭＩペクタ領域１５のア
ドレス情報等を破壊することは、よくあることであるが
、ＮＭ■ベクタ領域１５にフェッチする段階でアドレス
変換が行われるので、どのような状態においてもデバッ
グ用制徊１プログラムに制御を移行させることが可能で
ある。
デバッグ用の端末１０が接続されていない場合には、ア
ドレス変換回路１，４は動作しないため、例えげ他の原
困によるＮＭＩの割込みに対しては、アドレスＡのＮＭ
Ｉベクタ領ｖ１５がフェッチされて、アドレスＸのＮＭ
Ｉ割込み処理プログラムに制御が移行する。
ドレス変換回路１，４は動作しないため、例えげ他の原
困によるＮＭＩの割込みに対しては、アドレスＡのＮＭ
Ｉベクタ領ｖ１５がフェッチされて、アドレスＸのＮＭ
Ｉ割込み処理プログラムに制御が移行する。
上記実施例においては、Ｒ８２３２Ｃインタフエースを
用いた場合について説明したが、他の汎用インタフェー
スを用いてもよい。壕だ、アドレス変換回路をＥＲ倍信
号よって制御する代わりに、例エバマニュアル・スイッ
チによって、変換指示またはスルー指示を行うように１
７でもよい。
用いた場合について説明したが、他の汎用インタフェー
スを用いてもよい。壕だ、アドレス変換回路をＥＲ倍信
号よって制御する代わりに、例エバマニュアル・スイッ
チによって、変換指示またはスルー指示を行うように１
７でもよい。
（ト）発明の詳細
な説明した如く本発明によれば、ソフトウェアの誤動作
に無関係に、デバッグ用制御プログラムを動作させるこ
とができるようになり、汎用端末をデバッグ用コンソー
ルとして用いて、簡単な操作でデバッグできるようにな
る。これによって、操作内容の記録を残すことができ、
操作ミスも少なくなる。メモリ内容を大量にダンプする
ことが可能になるため、デバッグのための時間も少なく
することができる。
に無関係に、デバッグ用制御プログラムを動作させるこ
とができるようになり、汎用端末をデバッグ用コンソー
ルとして用いて、簡単な操作でデバッグできるようにな
る。これによって、操作内容の記録を残すことができ、
操作ミスも少なくなる。メモリ内容を大量にダンプする
ことが可能になるため、デバッグのための時間も少なく
することができる。
第１図は従来のデバッグ方式の例、第２図は本発明の一
実施例構成を示す。 図中、ｌは装置、２はマイクロプロセッサ、３はメモリ
、４はアドレスバス、５はデータバス、１０は端末、１
３はブレーク信号検出回路、１４はアドレス変換回路を
表わす。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名）
実施例構成を示す。 図中、ｌは装置、２はマイクロプロセッサ、３はメモリ
、４はアドレスバス、５はデータバス、１０は端末、１
３はブレーク信号検出回路、１４はアドレス変換回路を
表わす。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名）
Claims (1)
- マイクロプロセッサを用いた装置のデバッグ・システム
において、デバッグ用端末からの特定のキー人力信号を
検出して割込み信号を発生する回路と、上記割込み信号
によって出力されるベクターアドレスを、上記デバッグ
用端末が接続されているときにのみデバッグ用制御プロ
グラムに制御を移行するアドレスに変換するアドレス変
換回路とをそなえ、デバッグ用端末によるマイクロプロ
セッサ・システムのデバッグを可能にしたことを特徴と
するデバッグ用コンソール制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231862A JPS59117646A (ja) | 1982-12-25 | 1982-12-25 | デバツグ用コンソ−ル制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231862A JPS59117646A (ja) | 1982-12-25 | 1982-12-25 | デバツグ用コンソ−ル制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117646A true JPS59117646A (ja) | 1984-07-07 |
Family
ID=16930180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231862A Pending JPS59117646A (ja) | 1982-12-25 | 1982-12-25 | デバツグ用コンソ−ル制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117646A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196347A (ja) * | 1989-01-26 | 1990-08-02 | Furuno Electric Co Ltd | ランタイム監視装置 |
| JPH05120063A (ja) * | 1991-10-28 | 1993-05-18 | Hitachi Ltd | マイクロプロセツサのデバツグシステムおよびそのためのデバツグパネル |
-
1982
- 1982-12-25 JP JP57231862A patent/JPS59117646A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196347A (ja) * | 1989-01-26 | 1990-08-02 | Furuno Electric Co Ltd | ランタイム監視装置 |
| JPH0529936B2 (ja) * | 1989-01-26 | 1993-05-06 | Furuno Electric Co | |
| JPH05120063A (ja) * | 1991-10-28 | 1993-05-18 | Hitachi Ltd | マイクロプロセツサのデバツグシステムおよびそのためのデバツグパネル |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63111545A (ja) | デバツグ用マイクロプロセツサ | |
| US5680599A (en) | Program counter save on reset system and method | |
| EP0638864B1 (en) | Development support system for microcomputer with internal cache | |
| JPS59117646A (ja) | デバツグ用コンソ−ル制御回路 | |
| JP2001265620A (ja) | Ｒｏｍのプログラムデバッグ方式 | |
| EP0827080A3 (en) | Mircrocomputer with selfdiagnostic unit | |
| JP2570108B2 (ja) | ソフトウェアデバッグ方法 | |
| JPH09101910A (ja) | 情報処理システム | |
| JPH09106361A (ja) | プロセッサ間ｎｍｉ通信装置およびシステムバスコントローラ | |
| JP3111355B2 (ja) | 計算機システム | |
| JP2701799B2 (ja) | マイクロコンピュータ | |
| JP2875606B2 (ja) | 試験装置 | |
| JP3130421B2 (ja) | プログラム解析方法および装置 | |
| JPH05282167A (ja) | 障害処理方法 | |
| JPH09293000A (ja) | インサーキットエミュレータ装置 | |
| JPS63271542A (ja) | Ｒｏｍデバツガ | |
| JPH02176842A (ja) | 情報伝達装置 | |
| KR19980014207A (ko) | 멀티프로세서 시스템의 데이타 프로토콜 처리장치 및 방법 | |
| JPH05204710A (ja) | イベントトレース装置 | |
| JPH01293457A (ja) | コンピュータ装置 | |
| JPH10289169A (ja) | 操作パネル装置 | |
| KR19990030951A (ko) | Ｓｍｍ에서의 하드웨어 진단 방법 | |
| JPH08286944A (ja) | インサーキットエミュレータ装置 | |
| JPS62120536A (ja) | コンソ−ルインタフエ−ス | |
| JPS622325A (ja) | モ−ド切換え制御方式 |