JPH02176842A - 情報伝達装置 - Google Patents
情報伝達装置Info
- Publication number
- JPH02176842A JPH02176842A JP63330144A JP33014488A JPH02176842A JP H02176842 A JPH02176842 A JP H02176842A JP 63330144 A JP63330144 A JP 63330144A JP 33014488 A JP33014488 A JP 33014488A JP H02176842 A JPH02176842 A JP H02176842A
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- Pending
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- 238000011084 recovery Methods 0.000 claims abstract description 4
- 230000005540 biological transmission Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- HQWQVBJUIIJTRE-LKRNKTNVSA-N 4-amino-n-(5,6-dimethoxypyrimidin-4-yl)benzenesulfonamide;(s)-[2,8-bis(trifluoromethyl)quinolin-4-yl]-[(2r)-piperidin-2-yl]methanol;5-(4-chlorophenyl)-6-ethylpyrimidine-2,4-diamine;hydron;chloride Chemical compound Cl.CCC1=NC(N)=NC(N)=C1C1=CC=C(Cl)C=C1.COC1=NC=NC(NS(=O)(=O)C=2C=CC(N)=CC=2)=C1OC.C([C@@H]1[C@@H](O)C=2C3=CC=CC(=C3N=C(C=2)C(F)(F)F)C(F)(F)F)CCCN1 HQWQVBJUIIJTRE-LKRNKTNVSA-N 0.000 description 2
- 101100151229 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) msp-4 gene Proteins 0.000 description 2
- 101100024442 Anaplasma marginale msp4 gene Proteins 0.000 description 1
- 101100373502 Enterobacteria phage T4 y06P gene Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Power Sources (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は上位システムとこれに接続された下位モジュー
ルとの情報伝達装置に関するものである。
ルとの情報伝達装置に関するものである。
（従来の技術）
従来、上位システムにおけるＣＰＵとは別個に電源が供
給され前記ＣＰＵによるダウンローディングの必要なモ
ジュールインターフェースを備えたモジュールが前記上
位システムにバスインターフェースを介して接続されて
いる形式の計算機システムがある。
給され前記ＣＰＵによるダウンローディングの必要なモ
ジュールインターフェースを備えたモジュールが前記上
位システムにバスインターフェースを介して接続されて
いる形式の計算機システムがある。
かかるシステムによればそのダウンローディング形式の
モジュールインターフェースでの故障等が発生した場合
、そのモジュール・＼の電源を止めるたけで、ＣＰＵを
止めずに対処でき、近年、盛んに採用されている方式で
ある。
モジュールインターフェースでの故障等が発生した場合
、そのモジュール・＼の電源を止めるたけで、ＣＰＵを
止めずに対処でき、近年、盛んに採用されている方式で
ある。
しかしながら、モジュールインターフェースに対する電
源の遮断か知らないうちに起こった場合、当該モジュー
ルは１１．まったままとなってしまい、また電源が復起
したとしてもそのモジュールインターフェースにダウン
ローディングが施されないため、やはりそのモジュール
は＋ｔ−まったままとなってしまうという問題があった
。
源の遮断か知らないうちに起こった場合、当該モジュー
ルは１１．まったままとなってしまい、また電源が復起
したとしてもそのモジュールインターフェースにダウン
ローディングが施されないため、やはりそのモジュール
は＋ｔ−まったままとなってしまうという問題があった
。
（発明が解決しようとする３題）
このように、従来のダウンローディング形式のモジュー
ルを備えた：ｌ算機システムにおいては、モジュールに
電源の遮断事故が生じた場合、そのモジュールが停止の
まま放置され易いという問題があった。
ルを備えた：ｌ算機システムにおいては、モジュールに
電源の遮断事故が生じた場合、そのモジュールが停止の
まま放置され易いという問題があった。
本発明は、このような問題点に鑑みてなされたもので、
その目的とするところは、モジュールに電源遮断・復起
が生じた場合、速やかにそのモジュールインターフェー
スにダウンローディングされるようにするための情報伝
達装置を提供することを目的とする。
その目的とするところは、モジュールに電源遮断・復起
が生じた場合、速やかにそのモジュールインターフェー
スにダウンローディングされるようにするための情報伝
達装置を提供することを目的とする。
（課題を解決するための手段）
本発明の情報伝達装置は、モジュールインターフェース
のチャネル番号並びにＩＤ番号情報と前記モジュールの
電源情報とをセットするためのレジスタと、モジュール
インターフェースのチャネル番号並びにＩＤ番号情報を
発生ずるモジュール情報発生手段と、モジュールへの電
源の遮断及び復起を検出する電源情報検出手段と、チャ
ネル番号、Ｉ［［号情報及び電源情報を前記レジスタに
セットする手段と、該レジスタの内容をＣＰＵの主記憶
装置の特定エリアに書込み、前記電源情報が電源の遮断
を表しているときには前記ＣＰＵに月し前記モジュール
への処理を中断するように割込みをかけ、かつ、前記電
源情報が電源の復起を表しているときには前記ＣＰＵに
対して前記モジュール・インターフェースにダウンロー
ディングを行うように割込みをかける割込み制御手段と
を備えている。
のチャネル番号並びにＩＤ番号情報と前記モジュールの
電源情報とをセットするためのレジスタと、モジュール
インターフェースのチャネル番号並びにＩＤ番号情報を
発生ずるモジュール情報発生手段と、モジュールへの電
源の遮断及び復起を検出する電源情報検出手段と、チャ
ネル番号、Ｉ［［号情報及び電源情報を前記レジスタに
セットする手段と、該レジスタの内容をＣＰＵの主記憶
装置の特定エリアに書込み、前記電源情報が電源の遮断
を表しているときには前記ＣＰＵに月し前記モジュール
への処理を中断するように割込みをかけ、かつ、前記電
源情報が電源の復起を表しているときには前記ＣＰＵに
対して前記モジュール・インターフェースにダウンロー
ディングを行うように割込みをかける割込み制御手段と
を備えている。
（作 用）
本発明によれば、電源遮断・復起が生じた場合、その電
源遮断・復起情報とこれが発生したモジュールとがＣＰ
Ｕに知らされ、ＣＰＵはこれにより割込みをかけられて
その電源遮断・復起に対処するため、モジュールに電源
遮断・復起が生じた場合、速やかにそのモジュールイン
ターフェースにダウンローディングされることとなる。
源遮断・復起情報とこれが発生したモジュールとがＣＰ
Ｕに知らされ、ＣＰＵはこれにより割込みをかけられて
その電源遮断・復起に対処するため、モジュールに電源
遮断・復起が生じた場合、速やかにそのモジュールイン
ターフェースにダウンローディングされることとなる。
（実施例）
以下に本発明の実施例について図面を参照し７つ゛つ説
明する。
明する。
第１図は本発明に係るシステム構成を示すブロック図、
第２図はその情報伝達機構部を示す詳！ｌｊ図である。
第２図はその情報伝達機構部を示す詳！ｌｊ図である。
まず第１図において、］はＣＰｔＪ’、２はその主記憶
装置、３はシステムバス（ＤＭＡ−ＢＵＳ）、４はマル
チサービスプロセッサ（以下、ＭＳＰという。）、５は
チャネルアダプタ、６はバスケーブルであり、これらに
より構成される上位システムには、そのチャネルアダプ
タ５及びバスケーブル６によりド位モジュール７が接続
されている。
装置、３はシステムバス（ＤＭＡ−ＢＵＳ）、４はマル
チサービスプロセッサ（以下、ＭＳＰという。）、５は
チャネルアダプタ、６はバスケーブルであり、これらに
より構成される上位システムには、そのチャネルアダプ
タ５及びバスケーブル６によりド位モジュール７が接続
されている。
このモジュール７はバスインターフェース８とダウンロ
ーディング（以ド、ＤＬＬという。）が必要なインター
フェース９とを備えている。このモジュールにはＣＰＵ
Ｉとは別個に電源装置１０から電源か供給されている。
ーディング（以ド、ＤＬＬという。）が必要なインター
フェース９とを備えている。このモジュールにはＣＰＵ
Ｉとは別個に電源装置１０から電源か供給されている。
次に、第２図において、まず、ＭＳＰ４は各種情報を設
定し得るもので、モジュール７を接続する際、そのチャ
ネル番号とＩＤ番号を設定することにより、その情報設
定部】１からこれらの情報が発生される。
定し得るもので、モジュール７を接続する際、そのチャ
ネル番号とＩＤ番号を設定することにより、その情報設
定部】１からこれらの情報が発生される。
チャネルアダプタ５は、各種情報を設定し得るレジスタ
１２とＥＥＰＲＯＭｌＢとリード／ライト制御部１４と
を備えている。レジスタ１２への情報はＭＳＰ４により
セットされ、そのセット内容はり一ド／ライト制御部１
４によりレジスタ１２から読出されＥＥＦＲＯＭ１３に
書込まれ、さらにこのＥＥＰＲＯＭ１３から読出される
。
１２とＥＥＰＲＯＭｌＢとリード／ライト制御部１４と
を備えている。レジスタ１２への情報はＭＳＰ４により
セットされ、そのセット内容はり一ド／ライト制御部１
４によりレジスタ１２から読出されＥＥＦＲＯＭ１３に
書込まれ、さらにこのＥＥＰＲＯＭ１３から読出される
。
バスインターフェース８は電源遮断復起検出部１５をｆ
ｉ Ｌ、チャネルアダプタ５はその電源情報フラッグを
生成するフラッグ生成部１６を備える。
ｉ Ｌ、チャネルアダプタ５はその電源情報フラッグを
生成するフラッグ生成部１６を備える。
チャネルアダプタ５は、更に、ＥＥＰＲＯＭ１３から供
給されるモジュール７のチャネル番号並びにＩＤ番号情
報とフラッグ生成部１６より供給されるモジュール７の
電源情報とをセットするためのレジスタ１７と、割込み
制御部１８とを具備している。
給されるモジュール７のチャネル番号並びにＩＤ番号情
報とフラッグ生成部１６より供給されるモジュール７の
電源情報とをセットするためのレジスタ１７と、割込み
制御部１８とを具備している。
この割込み制御部１８はＥＥＰＲＯＭ１３から供給され
るモジュール７のチャネル番号並びにＩＤ番号情報とフ
ラッグ生成部１６より供給されるモジュール７の電源情
報とをレジスタ１７にセットすると共に、このレジスタ
１７の情報を主起Ｕ５．装置２の特定エリア１９に書込
むことにより、ＣＰＵＩに割込みをかける機能を有する
。
るモジュール７のチャネル番号並びにＩＤ番号情報とフ
ラッグ生成部１６より供給されるモジュール７の電源情
報とをレジスタ１７にセットすると共に、このレジスタ
１７の情報を主起Ｕ５．装置２の特定エリア１９に書込
むことにより、ＣＰＵＩに割込みをかける機能を有する
。
すなわち、ＣＰＵＩは、割込みをかけられるとそのエリ
ア１９の情報を見にいくことで、そのモジュール７への
電源の状態を知り、電源フラッグが電源の遮断を表して
いるときにはそのチャネルに対する処理を中ｔするとと
もに、電源フラッグが電源の復起を表すようになるとモ
ジュールインターフェース９にダウンローディングを行
うようになっている。
ア１９の情報を見にいくことで、そのモジュール７への
電源の状態を知り、電源フラッグが電源の遮断を表して
いるときにはそのチャネルに対する処理を中ｔするとと
もに、電源フラッグが電源の復起を表すようになるとモ
ジュールインターフェース９にダウンローディングを行
うようになっている。
次に動作を説明する。
まず、ＭＳＰ４よりレジスタ１２にチャネルアダプタ５
のチャネル番号とＤＬＬの必要なインタフェース９のＩ
Ｄ番号をセットしておく。するとリード／ライト制御部
１４がＥＥＰＲＯＭ１３にもその情報をセットするよう
になる。
のチャネル番号とＤＬＬの必要なインタフェース９のＩ
Ｄ番号をセットしておく。するとリード／ライト制御部
１４がＥＥＰＲＯＭ１３にもその情報をセットするよう
になる。
計算機システム動作中に、バスインターフェース８の電
源が遮断すると、まず、電源遮断復起検出部１５がこれ
を検出し、フラッグ生成部１６かその検出信号により電
源の遮断を知り、その電源遮断を表すフラッグを生成し
出力する。
源が遮断すると、まず、電源遮断復起検出部１５がこれ
を検出し、フラッグ生成部１６かその検出信号により電
源の遮断を知り、その電源遮断を表すフラッグを生成し
出力する。
すると、割込み制御部１８がレジスタ１７にＥＥＦＲＯ
Ｍ１３からのチャネル番号情報及びＩＤ番号情報及びフ
ラッグ生成部１６からの電源情報をレジスタ１７にセッ
トし、主記憶装置２の特定エリア１つにそれらの内容を
書込みながらＣＰＵＩに対し１１独割込みをかける。
Ｍ１３からのチャネル番号情報及びＩＤ番号情報及びフ
ラッグ生成部１６からの電源情報をレジスタ１７にセッ
トし、主記憶装置２の特定エリア１つにそれらの内容を
書込みながらＣＰＵＩに対し１１独割込みをかける。
ＣＰＵＩは、割込みをかけられると、そのエリア１９の
情報を見てその電源遮断を知り、ソフトウェアがそのチ
ャネルにに・Ｉする処理を中止するようにする。
情報を見てその電源遮断を知り、ソフトウェアがそのチ
ャネルにに・Ｉする処理を中止するようにする。
そして、バスインターフェース８に対する電源が復起す
ると、電源遮断復起検出部１５がこれを検出し、フラッ
グ生成部１６がその検出信号により電源の復起を知り、
その電源復起を表すフラッグを生成し出力する。
ると、電源遮断復起検出部１５がこれを検出し、フラッ
グ生成部１６がその検出信号により電源の復起を知り、
その電源復起を表すフラッグを生成し出力する。
すると、割込み制御部１８がレジスタ１７にＥＥＰＲＯ
Ｍ１３からのチャネル番号情報及びＩＤ番号情報及びフ
ラッグ生成部１６からの電源情報をレジスタ１７にセッ
トし、主記憶装置２の特定エリア１つにそれらの内容を
書込みなからＣＰＵＩに対し！１１１１独みをかける。
Ｍ１３からのチャネル番号情報及びＩＤ番号情報及びフ
ラッグ生成部１６からの電源情報をレジスタ１７にセッ
トし、主記憶装置２の特定エリア１つにそれらの内容を
書込みなからＣＰＵＩに対し！１１１１独みをかける。
ＣＰＵＩは、割込みをかけられると、そのエリア１９の
情報を見てその電源復起を知り、ソフトウェアがそのチ
ャネルのインターフェース９に対してＤＬＬを行うよう
になる。
情報を見てその電源復起を知り、ソフトウェアがそのチ
ャネルのインターフェース９に対してＤＬＬを行うよう
になる。
このように本実施例によれば、バスインターフェース８
への電源遮断復起が発生したときには、インターフェー
ス９に対し自動的に再ローデイングが行イ〕れこととな
り、計算機システムを止めることなく速やかにＤＬＬが
行われることとなる。
への電源遮断復起が発生したときには、インターフェー
ス９に対し自動的に再ローデイングが行イ〕れこととな
り、計算機システムを止めることなく速やかにＤＬＬが
行われることとなる。
以上説明したように本発明によれば、電源遮断・復起が
生じた場合、その電源遮断・復起情報とこれが発生した
モジュールとがＣＰＵに知らされ、ＣＰＵはこれにより
割込みをかけられてその電源遮断・復起に対処するため
、モジュールに電１ｍ遮断・復起が生じた場合、速やか
にそのモジュールインターフェースにダウンローディン
グされ、近年、主システムに対し他のバスインターフェ
ースを接続することが盛んに行われており、この種のＶ
Ｍ Ｅバスインターフェースの接続などにも有効なｆ
段となっていると共に、オンライン保守性が向上する。
生じた場合、その電源遮断・復起情報とこれが発生した
モジュールとがＣＰＵに知らされ、ＣＰＵはこれにより
割込みをかけられてその電源遮断・復起に対処するため
、モジュールに電１ｍ遮断・復起が生じた場合、速やか
にそのモジュールインターフェースにダウンローディン
グされ、近年、主システムに対し他のバスインターフェ
ースを接続することが盛んに行われており、この種のＶ
Ｍ Ｅバスインターフェースの接続などにも有効なｆ
段となっていると共に、オンライン保守性が向上する。
第１図は本発明に係るシステム構成を示すブロック図、
第２図はその情報伝達機構部を示す詳細図である。 ｌ・・・ＣＰＵ、２・・・主記憶装置、３・・・システ
ムバス、４・・・ＭＳＰ（マルチサービスプロセッサ）
、５・・・チャネルアダプタ、６・・・バスケーブル、
７・・・モジュール、８・・・バスインターフェース、
９・・・ダウンローディング必要インターフェース、１
０・・・電源、１１・・・情報設定部、】２・・・レジ
スタ、１３・・・ＥＥＰＲＯＭ、１４・・・リード／ラ
イト制御部、１５・・・電源遮断復起検出部、１６・・
・フラッグ生成部、１７・・・レジスタ、１８・・・割
込み制御部、１９・・・特定エリア 出願人代理人 佐 藤 −雄 第１図
第２図はその情報伝達機構部を示す詳細図である。 ｌ・・・ＣＰＵ、２・・・主記憶装置、３・・・システ
ムバス、４・・・ＭＳＰ（マルチサービスプロセッサ）
、５・・・チャネルアダプタ、６・・・バスケーブル、
７・・・モジュール、８・・・バスインターフェース、
９・・・ダウンローディング必要インターフェース、１
０・・・電源、１１・・・情報設定部、】２・・・レジ
スタ、１３・・・ＥＥＰＲＯＭ、１４・・・リード／ラ
イト制御部、１５・・・電源遮断復起検出部、１６・・
・フラッグ生成部、１７・・・レジスタ、１８・・・割
込み制御部、１９・・・特定エリア 出願人代理人 佐 藤 −雄 第１図
Claims (1)
- 【特許請求の範囲】 上位システムにおけるＣＰＵとは別個に電源が供給され
前記ＣＰＵによるダウンローディングの必要なモジュー
ルインターフェースを備えたモジュールが前記上位シス
テムにチャネルアダプタを介して接続された計算機シス
テムにおいて、前記モジュールインターフェースのチャ
ネル番号並びにＩＤ番号情報と前記モジュールの電源情
報とをセットするためのレジスタと、 前記モジュールインターフェースのチャネル番号並びに
ＩＤ番号情報を発生するモジュール情報発生手段と、 前記モジュールへの電源の遮断及び復起を検出する電源
情報検出手段と、 前記チャネル番号、ＩＤ番号情報及び電源情報を前記レ
ジスタにセットする手段と、 該レジスタの内容を前記ＣＰＵの主記憶装置の特定エリ
アに書込み、前記電源情報が電源の遮断を表していると
きには前記ＣＰＵに対し前記モジュールへの処理を中断
するように割込みをかけ、かつ、前記電源情報が電源の
復起を表しているときには前記ＣＰＵに対して前記モジ
ュールインターフェースにダウンローディングを行うよ
うに割込みをかける割込み制御手段と、 を備えている情報伝達装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330144A JPH02176842A (ja) | 1988-12-27 | 1988-12-27 | 情報伝達装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330144A JPH02176842A (ja) | 1988-12-27 | 1988-12-27 | 情報伝達装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02176842A true JPH02176842A (ja) | 1990-07-10 |
Family
ID=18229307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63330144A Pending JPH02176842A (ja) | 1988-12-27 | 1988-12-27 | 情報伝達装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02176842A (ja) |
-
1988
- 1988-12-27 JP JP63330144A patent/JPH02176842A/ja active Pending
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