JPS5943735Y2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS5943735Y2
JPS5943735Y2 JP1980005539U JP553980U JPS5943735Y2 JP S5943735 Y2 JPS5943735 Y2 JP S5943735Y2 JP 1980005539 U JP1980005539 U JP 1980005539U JP 553980 U JP553980 U JP 553980U JP S5943735 Y2 JPS5943735 Y2 JP S5943735Y2
Authority
JP
Japan
Prior art keywords
metal layer
base metal
protruding electrode
semiconductor device
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP1980005539U
Other languages
English (en)
Other versions
JPS56108248U (ja
Inventor
裕一 鈴木
Original Assignee
富士通株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士通株式会社 filed Critical 富士通株式会社
Priority to JP1980005539U priority Critical patent/JPS5943735Y2/ja
Publication of JPS56108248U publication Critical patent/JPS56108248U/ja
Application granted granted Critical
Publication of JPS5943735Y2 publication Critical patent/JPS5943735Y2/ja
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【考案の詳細な説明】 本考案は、突起電極（バンプ）を有する半導体装置に係
わり、特にその電極部の構造に関するものである。
突起電極を有する半導体装置は従来第１図に示すような
構造を有している。
即ち、第１図に於ては、半導体基板１上には例えばＡｔ
の配線層３が配設されてなり、該配線層３の一部表面に
接触してＴ ｉｙ ｐ ｄｙ Ｎ を等の下地金属層
４（バリアメタル）が設けられ、該下地金属層４表面に
接触してハンダ、金等のボール状突起電極５が設げられ
ている。
前記下地金属層４は配線層３と突起電極５とを接触させ
るための突起電極の受パッドとして用いられているもの
である。
尚２，２′はＳ ｉｏ ２ ｔＰＳＧ等の絶縁層を示す
。
このような従来の半導体装置に於ては、突起電極５の形
成時やパッケージ圧着時等に突起電極５に大きなストレ
スが生じ、突起電極５の下の配線層３や絶縁層２にクラ
ック等の損傷を与える可能性があり、又、突起電極５と
下地金属層３間の接触抵抗が太き（そのバラツキなども
大きいため特性上の問題がある。
本考案は上記従来の欠点を除去し、上記ストレスを吸収
し且つ突起電極５と下地金属層３との接触を良好にし得
る半導体装置を提供することを目的としている。
そしてこの目的は本考案によれば、半導体基板、該半導
体基板上に設けられた配線層、該配線層に接触して設け
られた下地金属層及び該下地金属層に接触して設けられ
た突起電極を有する半導体装置に於て、前記下地金属層
を中抜き構造（下地金属層のホトエツチングにより除去
された空間を有する構造）としたことを特徴とする半導
体装置を提供することによって達成される。
以下本考案の実施例を図面により詳述する。
第２図、第３図は本考案の実施例による半導体装置の断
面構造をそれぞれ示す図であり、第１図と同ブ符号の部
分は同一のものである。
図に示されるように、本考案の場合は下地金属層４を中
抜き構造としたものであり、突起電極５と配線層との間
に形成された空間をエアクッションとして突起電極５に
加わるストレスを吸収することができる。
又、中抜き構造とすることにより下地金属層４のエツジ
面が多くなり、突起電極５と下地金属層４との接触を良
好にすることができるので特性を良好にすることができ
る。
尚下地金属層４の中抜き部分は下地金属層４の形成工程
に於けるエツチングにより形成すれば良い。
以上説明したように、本考案によれば、突起電極に加わ
るストレスを吸収でき、且つ突起電極と下地金属層との
接触が良好な半導体装置を得ることができるものである
。
【図面の簡単な説明】
第１図は従来の突起電極を有する半導体装置の構造を示
す図、第２図、第３図は本考案の実施例による突起電極
を有する半導体装置の構造を示す図である。 図面に於て、１は半導体基板、２，２は絶縁層、３は配
線層、４は下地金属層、５は突起電極をそれぞれ示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 半導体基板、該半導体基板上に設けられた配線層、該配
    線層に接触して設けられた下地金属層及び該下地金属層
    に接触して設けられた突起電極を有する半導体装置に於
    て、配線層と突起電極との間に下地金属層と下地金属層
    をエツチング除去して形成された空間とを有することを
    特徴とする半導体装置。
JP1980005539U 1980-01-21 1980-01-21 半導体装置 Expired JPS5943735Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1980005539U JPS5943735Y2 (ja) 1980-01-21 1980-01-21 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1980005539U JPS5943735Y2 (ja) 1980-01-21 1980-01-21 半導体装置

Publications (2)

Publication Number Publication Date
JPS56108248U JPS56108248U (ja) 1981-08-22
JPS5943735Y2 true JPS5943735Y2 (ja) 1984-12-26

Family

ID=29602204

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1980005539U Expired JPS5943735Y2 (ja) 1980-01-21 1980-01-21 半導体装置

Country Status (1)

Country Link
JP (1) JPS5943735Y2 (ja)

Also Published As

Publication number Publication date
JPS56108248U (ja) 1981-08-22

Similar Documents

Publication Publication Date Title
JPS5943735Y2 (ja) 半導体装置
JPH01117344A (ja) 半導体装置
JPH01233741A (ja) 半導体装置の製造方法
JPS6153934U (ja)
JPS6310551U (ja)
JP2806538B2 (ja) 集積回路装置
JPH0268944A (ja) 半導体装置
JPS58147277U (ja) 混成集積回路装置
JPH0470743U (ja)
JPS60125754U (ja) 半導体装置
JPH03203338A (ja) 半導体装置
JPS6294631U (ja)
JPH0173935U (ja)
JPS6071153U (ja) 半導体装置
JPH0245640U (ja)
JPH01135736U (ja)
JPH01111356A (ja) バンプ電極
JPS6037240U (ja) 混成集積回路
JPS6165744U (ja)
JPH01116449U (ja)
JPS63305523A (ja) 半導体素子の製造方法
JPH0328729U (ja)
JPH0298632U (ja)
JPH01167043U (ja)
JPS62192642U (ja)