JPS5940549A - 多層配線構造体 - Google Patents
多層配線構造体Info
- Publication number
- JPS5940549A JPS5940549A JP15036282A JP15036282A JPS5940549A JP S5940549 A JPS5940549 A JP S5940549A JP 15036282 A JP15036282 A JP 15036282A JP 15036282 A JP15036282 A JP 15036282A JP S5940549 A JPS5940549 A JP S5940549A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wirings
- yield
- layer
- closed loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積回路における多層配線構造体に関する。
集積回路が年々大規模化されるにつれ、チップの面積も
大きくなり、回路間を結ぶ信号線およびバス・ラインの
本数も増加し、かつ長くなっている。このため、これま
で無視されていた配線の歩留りが無視できなくなってき
た。
大きくなり、回路間を結ぶ信号線およびバス・ラインの
本数も増加し、かつ長くなっている。このため、これま
で無視されていた配線の歩留りが無視できなくなってき
た。
これを救う手段として、配線領域の股引ルールを、回路
の設計ルールよりも緩め、配線の幅と間隔を広げて対処
してきた。
の設計ルールよりも緩め、配線の幅と間隔を広げて対処
してきた。
しかし、近年、集積回路が急速に大規模化するにつれて
、データ線、アドレス線等のバス・ラインの本数が一層
増加し、配線の合計面積が回路面積に近づき、あるいは
上回り始めた。従って、設計ルールの緩和だけでは、配
線の歩留りを向−ヒさせることができなくなるという欠
点が生じてきた。
、データ線、アドレス線等のバス・ラインの本数が一層
増加し、配線の合計面積が回路面積に近づき、あるいは
上回り始めた。従って、設計ルールの緩和だけでは、配
線の歩留りを向−ヒさせることができなくなるという欠
点が生じてきた。
本発明は斯かる点に渇ノて成されたもので、その目的は
、複数本、長スパンのハス・ライン等の配線歩留りを向
上することであり、そのために本発明は、同一目的に用
いる配線を多圏配綿構造で形成し、異なる層に形成され
た配線が互いに2箇所以上で接続されるようにしている
。
、複数本、長スパンのハス・ライン等の配線歩留りを向
上することであり、そのために本発明は、同一目的に用
いる配線を多圏配綿構造で形成し、異なる層に形成され
た配線が互いに2箇所以上で接続されるようにしている
。
以下、本発明の実施例について説明する。第1図はその
一実施例を示すものであり、■は基板、2は第1屓配線
、3は絶縁層、4はコンタクト・ホール、5は第2層配
線である。
一実施例を示すものであり、■は基板、2は第1屓配線
、3は絶縁層、4はコンタクト・ホール、5は第2層配
線である。
この例においては、第1図+alで示す基板lの上にバ
ス・ライン等の長距離、複数本の配線を第1層配線2で
行った後、絶縁層3およびコンタクト・ボール4を形成
する。その後、第1図(blで示すように、第2層配線
5を形成して、第1層配線2との接続を完成する。
ス・ライン等の長距離、複数本の配線を第1層配線2で
行った後、絶縁層3およびコンタクト・ボール4を形成
する。その後、第1図(blで示すように、第2層配線
5を形成して、第1層配線2との接続を完成する。
第2図は別の実施例を示すものであり、6は第1層配線
2と第2層配線5とを接続する接続柱である。
2と第2層配線5とを接続する接続柱である。
この例においては、第1図に示した実施例と同様に第1
層配線2を形成した後、絶縁層3および接続柱6を形成
し、その後第21ii配線5を形成して、第1層配線2
との接続を完了する。
層配線2を形成した後、絶縁層3および接続柱6を形成
し、その後第21ii配線5を形成して、第1層配線2
との接続を完了する。
以上から、2本の配線は、複数箇所を接続された複数個
の閉ループを持つ1本の配線と等価となる。従って、こ
れら閉ループを形成する第1層配線2と第2層配線5が
、1つの閉ループ内で同時に断線しない限り、1本の配
線として用いることができる。
の閉ループを持つ1本の配線と等価となる。従って、こ
れら閉ループを形成する第1層配線2と第2層配線5が
、1つの閉ループ内で同時に断線しない限り、1本の配
線として用いることができる。
この方法は、配線の設計ルールを緩和する必要がないた
め、配線面積の少ないハス・ラインを形成することがで
きる。また、閉ループの形成は、任意の配線間で行われ
ても良く、互いに接続される配線の本数を制限するもの
ではない。
め、配線面積の少ないハス・ラインを形成することがで
きる。また、閉ループの形成は、任意の配線間で行われ
ても良く、互いに接続される配線の本数を制限するもの
ではない。
以−ヒのように本発明は、基板上で互いに絶縁層を介し
て形成される多層配線構造体において、相異なる層に各
々同一の目的で形成された配線が互いに2箇所以上で接
続されるようにしたものである。
て形成される多層配線構造体において、相異なる層に各
々同一の目的で形成された配線が互いに2箇所以上で接
続されるようにしたものである。
このため、長距離、複数本のパス・ライン等ノ配線に適
用することにより、文献)’C,11,5tapρer
et al ” Yield Model for
Productivity Opti−mizatio
n of VLSI Memory Chips wi
tt+ Redundan−cy−and Parti
ally Good Product” IBM J、
RES。
用することにより、文献)’C,11,5tapρer
et al ” Yield Model for
Productivity Opti−mizatio
n of VLSI Memory Chips wi
tt+ Redundan−cy−and Parti
ally Good Product” IBM J、
RES。
DIEVELOP、VOL、24 N[13MAY
1980. JのTable 6にみられるように、顕
微鏡で検出できる欠陥として記憶ノードの接続リークに
次いで第2番目に発生頻度の高いメタル配線の断線をほ
ぼ完全に救済することができるため、配線歩留りを著し
く向上さゼ°ることができる。
1980. JのTable 6にみられるように、顕
微鏡で検出できる欠陥として記憶ノードの接続リークに
次いで第2番目に発生頻度の高いメタル配線の断線をほ
ぼ完全に救済することができるため、配線歩留りを著し
く向上さゼ°ることができる。
さらに、配線の多層化が進んでいる大規模半導体集積回
路等に用いることにより、配線歩留りの問題を解決でき
、高歩留りの大規模半導体集積回路を得ることができる
。
路等に用いることにより、配線歩留りの問題を解決でき
、高歩留りの大規模半導体集積回路を得ることができる
。
第1図fat、 fblは本発明の一実施例の多層配線
構造体の製造説明用の断面図、第2図は別の実施例の多
層配線構造体の断面図である。 1・・・基板、2・・・第1J碕配線、3・・・絶縁層
、4・・・コンタクト・ボール、5・・・第2層配線、
6・・・接続柱。 特許出願人 日本電信電話公社 第2図
構造体の製造説明用の断面図、第2図は別の実施例の多
層配線構造体の断面図である。 1・・・基板、2・・・第1J碕配線、3・・・絶縁層
、4・・・コンタクト・ボール、5・・・第2層配線、
6・・・接続柱。 特許出願人 日本電信電話公社 第2図
Claims (1)
- (1)、基板上で互いに絶縁層を介して形成される多層
配線構造体において、相異なる層に各々同一の目的で形
成された配線が互いに2箇所以上で接続されていること
を特徴とする多層配線構造体。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15036282A JPS5940549A (ja) | 1982-08-30 | 1982-08-30 | 多層配線構造体 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15036282A JPS5940549A (ja) | 1982-08-30 | 1982-08-30 | 多層配線構造体 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5940549A true JPS5940549A (ja) | 1984-03-06 |
Family
ID=15495329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15036282A Pending JPS5940549A (ja) | 1982-08-30 | 1982-08-30 | 多層配線構造体 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5940549A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55120150A (en) * | 1979-03-09 | 1980-09-16 | Toshiba Corp | Semiconductor device |
-
1982
- 1982-08-30 JP JP15036282A patent/JPS5940549A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55120150A (en) * | 1979-03-09 | 1980-09-16 | Toshiba Corp | Semiconductor device |
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