JPS593988A - プリント基板製造方法 - Google Patents
プリント基板製造方法Info
- Publication number
- JPS593988A JPS593988A JP11150482A JP11150482A JPS593988A JP S593988 A JPS593988 A JP S593988A JP 11150482 A JP11150482 A JP 11150482A JP 11150482 A JP11150482 A JP 11150482A JP S593988 A JPS593988 A JP S593988A
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- JP
- Japan
- Prior art keywords
- wiring
- printed circuit
- circuit board
- holes
- mask substrate
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はプリント基板製造方法に関する。
（２）発明の背景
プリント基板を用いて電子回路を構成する場合、回路設
計およびパターンの設計の終了の後、出来るだけ少ない
工程で所望のノリ“ント基板を得ることが要求される。
計およびパターンの設計の終了の後、出来るだけ少ない
工程で所望のノリ“ント基板を得ることが要求される。
特に研究用あるいは試作用の電子回路において上記の要
求は顕著である。
求は顕著である。
（３）従来技術と問題点
従来のプリント基板製造方法を第１図の工程図によって
説明する。同図において、まず、設計するプリント基板
毎に回路設計およびそれに基づくノ母ターン設計をする
ことにより、回路を構成する部品の配置位置の決定、配
線経路の決定を行い、それにより、露光装置に入力され
るパターンデータを作成する。次いで、パター／データ
に基づいて露光装置によシブリント基板のノやターンの
マスクフィルムを作成する。次いで、このマスクフィル
ムを用いてプリント基板のエツチングをして、所望のパ
ターンをもつプリント基板を得る。この従来のプリント
基板製造方法では、露光処理およびエツチングプロセス
に多大の設備を必要とし、また製造時間も長いという問
題がある。特に研究用や試作用の電子回路では回路設計
およびパターン設計終了後、出来るだけ早くかつ簡単に
所望のプリント基板を製造することが要求される。
説明する。同図において、まず、設計するプリント基板
毎に回路設計およびそれに基づくノ母ターン設計をする
ことにより、回路を構成する部品の配置位置の決定、配
線経路の決定を行い、それにより、露光装置に入力され
るパターンデータを作成する。次いで、パター／データ
に基づいて露光装置によシブリント基板のノやターンの
マスクフィルムを作成する。次いで、このマスクフィル
ムを用いてプリント基板のエツチングをして、所望のパ
ターンをもつプリント基板を得る。この従来のプリント
基板製造方法では、露光処理およびエツチングプロセス
に多大の設備を必要とし、また製造時間も長いという問
題がある。特に研究用や試作用の電子回路では回路設計
およびパターン設計終了後、出来るだけ早くかつ簡単に
所望のプリント基板を製造することが要求される。
（４）発明の目的
従って本発明の目的は上述の従来技術における問題にか
んがみ、プリント基板に予め冗長配線を施しておき、必
要に応じて配線を切断して所望のプリント基板を得ると
いう構想に基づき、プリント基板製造方法において、製
造工程の簡略化および製造時間の短縮を図ることにある
。
んがみ、プリント基板に予め冗長配線を施しておき、必
要に応じて配線を切断して所望のプリント基板を得ると
いう構想に基づき、プリント基板製造方法において、製
造工程の簡略化および製造時間の短縮を図ることにある
。
（５）発明の構成
上記の目的達成のだめの本発明の要旨は、絶縁板の表と
裏に金属面が張られ、該表と裏を貫通する複数の配線用
スルーホールが設けられた板上で、最大で該配線用スル
ーホールのすべてを接続するように該金属面を処置して
冗長配線を有するマスク基板を得、該マスク基板に必要
に応じて配線切断処理を施して回路実現用プリント基板
を得る、プリント基板製造方法にある。
裏に金属面が張られ、該表と裏を貫通する複数の配線用
スルーホールが設けられた板上で、最大で該配線用スル
ーホールのすべてを接続するように該金属面を処置して
冗長配線を有するマスク基板を得、該マスク基板に必要
に応じて配線切断処理を施して回路実現用プリント基板
を得る、プリント基板製造方法にある。
（６）発明の実施例
以下、本発明の実施例を第２図および第３図によって説
明する。
明する。
第２図は不発明の一実施例に係るプリント基板製造方法
を示す工程図である。図において、予め冗長配線を施し
たマスク基板を用意しておく。マスタ基板には、基板上
にＩＣなどの部品のピンが挿入される多数のスルーホー
ルが設けられており、それらのスルーホールの間を接続
する冗長な配線・“ターンが予めエツチングにより施さ
れている。
を示す工程図である。図において、予め冗長配線を施し
たマスク基板を用意しておく。マスタ基板には、基板上
にＩＣなどの部品のピンが挿入される多数のスルーホー
ルが設けられており、それらのスルーホールの間を接続
する冗長な配線・“ターンが予めエツチングにより施さ
れている。
次に、設計する基板毎に、回路設計およびそれに基づく
・そターン設計を従来同様に行なう。次いで、この・や
ターン設計に基づいて、上述のマスク基板の配線の切断
位置を決めるデータを作成する。最後に、この切断位置
データに基づいてマスク基板の配線を切断し、所望の電
子回路を実現するためのプリント基板が得られる。
・そターン設計を従来同様に行なう。次いで、この・や
ターン設計に基づいて、上述のマスク基板の配線の切断
位置を決めるデータを作成する。最後に、この切断位置
データに基づいてマスク基板の配線を切断し、所望の電
子回路を実現するためのプリント基板が得られる。
第３図は上述のマスク基板の１実施例を示す平面図であ
る。第３図（ａ）および（ｂ）はそれぞれ、マスタ基板
の表と裏を示している。図において、マスク基板１は、
ＩＣや抵抗のビンが挿入される多数のスルーホールＰ１
しＰＩ２＋Ｐ五ｓ ＋−＋ Ｐ２１ ａ ＰＩ３ ＋
Ｐ２３ 。
る。第３図（ａ）および（ｂ）はそれぞれ、マスタ基板
の表と裏を示している。図において、マスク基板１は、
ＩＣや抵抗のビンが挿入される多数のスルーホールＰ１
しＰＩ２＋Ｐ五ｓ ＋−＋ Ｐ２１ ａ ＰＩ３ ＋
Ｐ２３ 。
ＩＰ３しＰ３！ ＋Ｐ ３ｉ１＋…ｒ Ｐ４１ 、 Ｐ
４２ ＋Ｐ４１１＋・・＋ Ｐ ａｌ ９Ｐ ６重。
４２ ＋Ｐ４１１＋・・＋ Ｐ ａｌ ９Ｐ ６重。
ＰＳ３ 、・・・全備えている。マスク基板１の表では
、第３図（ａ）に示されるように、第１行のスルーホー
ルＰｌ ｌ ＋ ＰＩ３ ｒ ＰＩＳ ＋・・・はすべ
で互いに接続されており、 ゛第２行のスルーホー
ルＰｍｌ ＊ Ｐ２２ ＊ Ｐ２３ ｒ・・・もすべて
互いに接続されており、第３行のスルーホールと第４行
のスルーホールｐ３１ ＋ ｐｓｓ ’・・・、Ｐ４□
＋Ｐ４１＋Ｐ４３．・・・財べて互いに接続されており
、第５行のスルーホールＰ６４ ＋ ＰＩ１２ ＋ ｐ
ｉｓはそれぞれ、いずれのスルーホールにも接続されて
いない。配線に冗長性を持たせるために、第１行および
第２行のスルーホールはそれぞれ、２本の配線ｔ１ と
ｔ２、およびｔ３とｔ４で接続しである。また、同様の
目的で、第３行および第４行のスルーホールは３本の配
線１５．１６およびｔ７で接続しである。
、第３図（ａ）に示されるように、第１行のスルーホー
ルＰｌ ｌ ＋ ＰＩ３ ｒ ＰＩＳ ＋・・・はすべ
で互いに接続されており、 ゛第２行のスルーホー
ルＰｍｌ ＊ Ｐ２２ ＊ Ｐ２３ ｒ・・・もすべて
互いに接続されており、第３行のスルーホールと第４行
のスルーホールｐ３１ ＋ ｐｓｓ ’・・・、Ｐ４□
＋Ｐ４１＋Ｐ４３．・・・財べて互いに接続されており
、第５行のスルーホールＰ６４ ＋ ＰＩ１２ ＋ ｐ
ｉｓはそれぞれ、いずれのスルーホールにも接続されて
いない。配線に冗長性を持たせるために、第１行および
第２行のスルーホールはそれぞれ、２本の配線ｔ１ と
ｔ２、およびｔ３とｔ４で接続しである。また、同様の
目的で、第３行および第４行のスルーホールは３本の配
線１５．１６およびｔ７で接続しである。
マスク基板１の裏側では、第３図（ｂ）に示されるよう
に、第１列のスルーホールＰＩＩ ＋ ｐ、 ＋ ｐ３
ｔ １Ｐ４１およびＰ６１と第２列のスルーホールｐ、
、 ＋ ｐ２． ＩＰ３２ ＋ Ｐ４１およびＰＭ２は
すべて互いに接続して冗長性を持たせである。
に、第１列のスルーホールＰＩＩ ＋ ｐ、 ＋ ｐ３
ｔ １Ｐ４１およびＰ６１と第２列のスルーホールｐ、
、 ＋ ｐ２． ＩＰ３２ ＋ Ｐ４１およびＰＭ２は
すべて互いに接続して冗長性を持たせである。
第３図に示したマスク基板は予めエツチングして製造部
門でストックしておき、第２図に示したようにこのマス
ク基板の配線ヲ・！ターン設計に応じた切断位置データ
に基づいて切断することにより、所望のプリント基板と
なる。
門でストックしておき、第２図に示したようにこのマス
ク基板の配線ヲ・！ターン設計に応じた切断位置データ
に基づいて切断することにより、所望のプリント基板と
なる。
なお、マスク基板は第３図の実施例に限らず、目的や用
途に応じて配線の冗長度は異なってもよい。最大でスル
ーホールのすべてを互いに接続した配線パターンを持つ
マスク基板を用いても、不発明の範囲に含まれる。任意
の回路を実現するためにはマスク基板上で冗長配線を高
密度に施す必要があり、この場合、ノ母ターンの切断に
はンーザ光線ヲ用いることが好ましい。
途に応じて配線の冗長度は異なってもよい。最大でスル
ーホールのすべてを互いに接続した配線パターンを持つ
マスク基板を用いても、不発明の範囲に含まれる。任意
の回路を実現するためにはマスク基板上で冗長配線を高
密度に施す必要があり、この場合、ノ母ターンの切断に
はンーザ光線ヲ用いることが好ましい。
（力 発明の効果
以上の説明から明らかなように、本発明により、予め冗
長配線を施したマスク基板を用い、設計に応じてその冗
長配線を切断することにより、露光処理やエツチングプ
ロセスを必要とすることなく簡単にかつ短時間に、所望
の回路実現用プリント基板を得ることができる。
長配線を施したマスク基板を用い、設計に応じてその冗
長配線を切断することにより、露光処理やエツチングプ
ロセスを必要とすることなく簡単にかつ短時間に、所望
の回路実現用プリント基板を得ることができる。
第１図は従来のプリント基板製造方法全示す工程図、第
２図は本発明の一実施例によるプリント基板製造方法を
示す工程図、第３図は不発明を実施するために用いられ
るマスク基板の１実施例を示す平面図である。 １・・・マスタ基板、Ｐｌｌ ＊ Ｐ １２ ＊ Ｐ
１３ ＋・・・第１行のスルーホール、Ｐ２１．Ｐ２！
、Ｐ２ｓ・・・第２行のスルーホール、Ｐ ３１ ｒ
Ｐ ３！ ｒ Ｐ ３３ ”’第３行のスルーｙｔ；−
ル、ｔｌｙｔ７ ・・・配線。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西舘和之 弁理士 内田幸男 弁理士 山 口 昭 之 第２図 ◇ 凸 ２〈ニニニン′プリント基板
２図は本発明の一実施例によるプリント基板製造方法を
示す工程図、第３図は不発明を実施するために用いられ
るマスク基板の１実施例を示す平面図である。 １・・・マスタ基板、Ｐｌｌ ＊ Ｐ １２ ＊ Ｐ
１３ ＋・・・第１行のスルーホール、Ｐ２１．Ｐ２！
、Ｐ２ｓ・・・第２行のスルーホール、Ｐ ３１ ｒ
Ｐ ３！ ｒ Ｐ ３３ ”’第３行のスルーｙｔ；−
ル、ｔｌｙｔ７ ・・・配線。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西舘和之 弁理士 内田幸男 弁理士 山 口 昭 之 第２図 ◇ 凸 ２〈ニニニン′プリント基板
Claims (1)
- １、゛絶縁板の表と裏に金属面が張られ、該表と裏を貫
通する複数の配線用スルーホールが設けられた板上で、
最大で該配線用スルーホールのすべてを接続するように
該金属面を処理して冗長配線を有するマスク基板′ｆｒ
得、該マスク基板に必要に応じて配線切断処理を施して
回路実現用プリント基板を得る、プリント基板製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11150482A JPS593988A (ja) | 1982-06-30 | 1982-06-30 | プリント基板製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11150482A JPS593988A (ja) | 1982-06-30 | 1982-06-30 | プリント基板製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593988A true JPS593988A (ja) | 1984-01-10 |
Family
ID=14562973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11150482A Pending JPS593988A (ja) | 1982-06-30 | 1982-06-30 | プリント基板製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593988A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5809005A (en) * | 1984-10-02 | 1998-09-15 | Sharp Kabushiki Kaisha | Method for manufacturing a magneto-optical memory element |
-
1982
- 1982-06-30 JP JP11150482A patent/JPS593988A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5809005A (en) * | 1984-10-02 | 1998-09-15 | Sharp Kabushiki Kaisha | Method for manufacturing a magneto-optical memory element |
| US5828649A (en) * | 1984-10-02 | 1998-10-27 | Sharp Kabushiki Kaisha | Magneto-optical memory element |
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