JPS5936828B2 - 半導体素子取付構造 - Google Patents
半導体素子取付構造Info
- Publication number
- JPS5936828B2 JPS5936828B2 JP51151813A JP15181376A JPS5936828B2 JP S5936828 B2 JPS5936828 B2 JP S5936828B2 JP 51151813 A JP51151813 A JP 51151813A JP 15181376 A JP15181376 A JP 15181376A JP S5936828 B2 JPS5936828 B2 JP S5936828B2
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- JP
- Japan
- Prior art keywords
- semiconductor element
- transparent electrode
- substrate
- bonding
- mounting structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は半導体素子を基板表面の透明電極にフェイスダ
ウンボンディング技術を使用して取り付ける場合の半導
体素子取付構造に関するものである。
ウンボンディング技術を使用して取り付ける場合の半導
体素子取付構造に関するものである。
半導体素子のボンディング技術に関しては一般的に、半
導体素子の接続端子が少ない場合に当該接続端子毎にワ
イヤーを接続するワイヤーボンディング技術と、集積回
路等に使用される数多くの接続端子を有する半導体素子
に於いて当該半導体素子の表面を基板表面に対向させ、
基板表面に形成された電極と半導体素子の接続端子とを
直接ボンディングするフェイスダウンボンディング技術
とに大別される。
導体素子の接続端子が少ない場合に当該接続端子毎にワ
イヤーを接続するワイヤーボンディング技術と、集積回
路等に使用される数多くの接続端子を有する半導体素子
に於いて当該半導体素子の表面を基板表面に対向させ、
基板表面に形成された電極と半導体素子の接続端子とを
直接ボンディングするフェイスダウンボンディング技術
とに大別される。
従来に於けるフェイスダウンボンディング技術の１例を
示すと第１図の如くである。
示すと第１図の如くである。
半導体素子１に接続端子としてアルミニウムの５パッド
部２とハンダ接着用の下地金属層３を形成し、基板４の
表面に形成されたハンダ付可能な電極５と前述した下地
金属層３との間に介在するハンダ６を加熱溶解させ、電
極５と下地金属層３に 、溶着せしめた後空冷凝固させ
ることにより半導体 、、ｏ素子１を基板４上に取り付
けていた。
部２とハンダ接着用の下地金属層３を形成し、基板４の
表面に形成されたハンダ付可能な電極５と前述した下地
金属層３との間に介在するハンダ６を加熱溶解させ、電
極５と下地金属層３に 、溶着せしめた後空冷凝固させ
ることにより半導体 、、ｏ素子１を基板４上に取り付
けていた。
ハンダ６が使用されるのは次の理由によるものである。
即ち半導体素子１は高温に加熱されるとその電気的特性
が劣化し、使用に供しないものとなるため、低融点合金
であるハンダ６を使用することにより、一５ボンディン
グに際して、半導体素子１への熱影響を極力抑え、特性
劣化を防止する必要があるためである。上記実例に於い
て、基板４の表面に形成された電極５が特殊な電極、即
ち酸化インジウム、酸化’ｏスズ等による透明電極の使
用を必要とする場合、このような透明電極は一般的に使
用されているＳｎ−Ｐｂ組成のハンダでは溶着不可能で
ある。
即ち半導体素子１は高温に加熱されるとその電気的特性
が劣化し、使用に供しないものとなるため、低融点合金
であるハンダ６を使用することにより、一５ボンディン
グに際して、半導体素子１への熱影響を極力抑え、特性
劣化を防止する必要があるためである。上記実例に於い
て、基板４の表面に形成された電極５が特殊な電極、即
ち酸化インジウム、酸化’ｏスズ等による透明電極の使
用を必要とする場合、このような透明電極は一般的に使
用されているＳｎ−Ｐｂ組成のハンダでは溶着不可能で
ある。
即ち特性的にハンダが付かないものである。又半導体素
子１への熱影響を考慮すると高融点物質を’５使用する
ことはできないため、従来より新たな技術の開発が切望
されていた。本発明は前記フェイスダウンボンディング
技術に於いて、前記透明電極に半導体素子の取付を可能
とする新規な半導体素子取付構造を提供するこ■０ と
によつて、従来よりの要望を満たしたものである。
子１への熱影響を考慮すると高融点物質を’５使用する
ことはできないため、従来より新たな技術の開発が切望
されていた。本発明は前記フェイスダウンボンディング
技術に於いて、前記透明電極に半導体素子の取付を可能
とする新規な半導体素子取付構造を提供するこ■０ と
によつて、従来よりの要望を満たしたものである。
本発明を第２図を参照しながら以下に説明する。
第２図は本発明に於ける半導体素子取付構造を示す構成
図である。１５半導体素子Ｔに接続端子として、アルミ
ニウムのパッド部８と銅、鉛、ニッケル等の下地金属層
９をクロム、コバルト等の結合金属１０を介して形成す
る、結合金属１０は電子ビーム、スパツタリング、圧接
その他金属拡散の利用等によりパツド部８と下地金属層
９を結合する。
図である。１５半導体素子Ｔに接続端子として、アルミ
ニウムのパッド部８と銅、鉛、ニッケル等の下地金属層
９をクロム、コバルト等の結合金属１０を介して形成す
る、結合金属１０は電子ビーム、スパツタリング、圧接
その他金属拡散の利用等によりパツド部８と下地金属層
９を結合する。
下地金属層９には鉛による溶着金属１１を形成する。一
方基板１２の表面には酸化インジウムによる透明電極１
３が形成されている。接続端子を透明電極１３上に配置
させ接続端子の下地金属層９に形成された溶着金属１１
を当接位置決めすることにより半導体素子取付部を構成
し、この半導体素子取付部を３５０℃以下適当な温度で
加熱することにより溶着金属１１の形成金属である鉛と
透明電極１３のインジウムを拡散結合させ、その後空冷
処理することにより半導体素子７を基板１２に取り付け
る。
方基板１２の表面には酸化インジウムによる透明電極１
３が形成されている。接続端子を透明電極１３上に配置
させ接続端子の下地金属層９に形成された溶着金属１１
を当接位置決めすることにより半導体素子取付部を構成
し、この半導体素子取付部を３５０℃以下適当な温度で
加熱することにより溶着金属１１の形成金属である鉛と
透明電極１３のインジウムを拡散結合させ、その後空冷
処理することにより半導体素子７を基板１２に取り付け
る。
金属の拡散結合は温度と時間の関数によつて律せられる
。周知の如く、鉛とインジウムは二元系低融点合金を形
成し、ハンダ材料として利用されるものである。
。周知の如く、鉛とインジウムは二元系低融点合金を形
成し、ハンダ材料として利用されるものである。
鉛とインジウムの二元系合金は状態図よりその組成比の
変化によつて、溶融温度が１５６りＣ〜３２７℃迄変化
する。本発明はこの現象を技術的に応用したものである
。上記実施例に於いて、透明電極１３が酸化スズで形成
されている場合も同様に溶着金属１１として鉛を使用す
ることができる。
変化によつて、溶融温度が１５６りＣ〜３２７℃迄変化
する。本発明はこの現象を技術的に応用したものである
。上記実施例に於いて、透明電極１３が酸化スズで形成
されている場合も同様に溶着金属１１として鉛を使用す
ることができる。
又溶着金属１１と透明電極１３を加圧接触させると、金
属原子の拡散が加圧によるエネルギーでさらに促進され
効果的な結合が行なわれる。本発明は液晶表示部等に使
用される透明電極にＬＳＩ等の集積回路をボンデイング
する場合に有効な手段を提供するものである。
属原子の拡散が加圧によるエネルギーでさらに促進され
効果的な結合が行なわれる。本発明は液晶表示部等に使
用される透明電極にＬＳＩ等の集積回路をボンデイング
する場合に有効な手段を提供するものである。
第３図は本発明を液晶表示部に応用した場合に於ける実
施例を示す説明図である。
施例を示す説明図である。
液晶表示部を構成するグラス基板１４と該グラス基板１
４の支持グラス基板１５に於いてグラス基板１４の液晶
表示体と接続される透明電極１６に本発明に於ける半導
体素子取付構造を有する集積回路１７を配置し、加熱す
ることにより前述した如く集積回路１７と透明電極１６
間のボンデイングを行う。
４の支持グラス基板１５に於いてグラス基板１４の液晶
表示体と接続される透明電極１６に本発明に於ける半導
体素子取付構造を有する集積回路１７を配置し、加熱す
ることにより前述した如く集積回路１７と透明電極１６
間のボンデイングを行う。
以上詳説した如く本発明はＳｎ−Ｐｂ組成のハンダが溶
着不可能な透明電極等に対して、半導体素子の熱影響に
よる特性劣化を招くことなく、半導体素子のボンデイン
グを可能にするものである。
着不可能な透明電極等に対して、半導体素子の熱影響に
よる特性劣化を招くことなく、半導体素子のボンデイン
グを可能にするものである。
本発明は構成、操作ともに簡単であり、透明電極等の特
殊な電極を有する基板に対する半導体素子の取付作業を
容易にするとともに製品コストの引下げに寄与するもの
である。又本発明は低融点合金の形成を利用するもので
あるため、基板よりの半導体素子の取り外し、補修交換
を簡単に行なうことができる。本発明は従来に於けるフ
エイスダウンボンデイング技術を基調とするものであり
、従つてボンデイング作業の自動化推進が容易であり、
コンベアコントロールによる高能率の生産形態に適する
ものである。
殊な電極を有する基板に対する半導体素子の取付作業を
容易にするとともに製品コストの引下げに寄与するもの
である。又本発明は低融点合金の形成を利用するもので
あるため、基板よりの半導体素子の取り外し、補修交換
を簡単に行なうことができる。本発明は従来に於けるフ
エイスダウンボンデイング技術を基調とするものであり
、従つてボンデイング作業の自動化推進が容易であり、
コンベアコントロールによる高能率の生産形態に適する
ものである。
第１図は従来に於ける半導体素子と基板のフエイスダウ
ンボンデイング技術を示す説明図である。 第２図は本発明に於ける半導体素子取付構造を示す構成
図である。第３図は本発明を液晶表示部に応用した場合
に於ける実施例を示す説明図である。７・・・半導体素
子、８・・・パツド部、９・・・下地金属層、１０・・
・結合金属、１１・・・溶着金属、１２・・・基板、１
３・・・透明電極、１４・・・グラス基板、１５・・・
支持グラス基板、１６・・・透明電極、１７・・・集積
回路。
ンボンデイング技術を示す説明図である。 第２図は本発明に於ける半導体素子取付構造を示す構成
図である。第３図は本発明を液晶表示部に応用した場合
に於ける実施例を示す説明図である。７・・・半導体素
子、８・・・パツド部、９・・・下地金属層、１０・・
・結合金属、１１・・・溶着金属、１２・・・基板、１
３・・・透明電極、１４・・・グラス基板、１５・・・
支持グラス基板、１６・・・透明電極、１７・・・集積
回路。
Claims (1)
- １ 基板表面の透明電極に半導体素子を接続する構造に
於て、前記半導体素子のアルミニウムパッド部にクロム
、コバルト等の結合金属を介して銅、鉛、ニッケル等の
下地金属層を結合することにより接続端子を形成し、か
つ該接続端子に鉛による溶着金属部を形成するとともに
、この溶着金属部の鉛と前記透明電極を拡散結合するこ
とにより半導体素子を基板に取付るようにしたことを特
徴とする半導体素子取付構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51151813A JPS5936828B2 (ja) | 1976-12-16 | 1976-12-16 | 半導体素子取付構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51151813A JPS5936828B2 (ja) | 1976-12-16 | 1976-12-16 | 半導体素子取付構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5375766A JPS5375766A (en) | 1978-07-05 |
| JPS5936828B2 true JPS5936828B2 (ja) | 1984-09-06 |
Family
ID=15526859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51151813A Expired JPS5936828B2 (ja) | 1976-12-16 | 1976-12-16 | 半導体素子取付構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936828B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775456A (en) * | 1980-10-29 | 1982-05-12 | Fujitsu Ltd | Semiconductor device |
| JP2755696B2 (ja) * | 1989-03-14 | 1998-05-20 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1976
- 1976-12-16 JP JP51151813A patent/JPS5936828B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5375766A (en) | 1978-07-05 |
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