JPS5936431B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5936431B2 JPS5936431B2 JP55097663A JP9766380A JPS5936431B2 JP S5936431 B2 JPS5936431 B2 JP S5936431B2 JP 55097663 A JP55097663 A JP 55097663A JP 9766380 A JP9766380 A JP 9766380A JP S5936431 B2 JPS5936431 B2 JP S5936431B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- base
- emitter
- region
- aluminum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 12
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 description 29
- 239000012535 impurity Substances 0.000 description 17
- 238000009792 diffusion process Methods 0.000 description 15
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 14
- 229910052796 boron Inorganic materials 0.000 description 14
- 239000007943 implant Substances 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 238000007743 anodising Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000011149 sulphuric acid Nutrition 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009835 boiling Methods 0.000 description 2
- ILAHWRKJUDSMFH-UHFFFAOYSA-N boron tribromide Chemical compound BrB(Br)Br ILAHWRKJUDSMFH-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000005661 hydrophobic surface Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 229910015845 BBr3 Inorganic materials 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- MXRIRQGCELJRSN-UHFFFAOYSA-N O.O.O.[Al] Chemical compound O.O.O.[Al] MXRIRQGCELJRSN-UHFFFAOYSA-N 0.000 description 1
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- 238000000637 aluminium metallisation Methods 0.000 description 1
- 239000010407 anodic oxide Substances 0.000 description 1
- 229910001593 boehmite Inorganic materials 0.000 description 1
- 239000002775 capsule Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 125000003700 epoxy group Chemical group 0.000 description 1
- FAHBNUUHRFUEAI-UHFFFAOYSA-M hydroxidooxidoaluminium Chemical compound O[Al]=O FAHBNUUHRFUEAI-UHFFFAOYSA-M 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 239000004094 surface-active agent Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
- H01L21/31683—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of metallic layers, e.g. Al deposited on the body, e.g. formation of multi-layer insulating structures
- H01L21/31687—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of metallic layers, e.g. Al deposited on the body, e.g. formation of multi-layer insulating structures by anodic oxidation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/131—Reactive ion etching rie
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】
発明の分野
本発明は、主として二極トランジスタ装置、その構造お
よび製造、さらに特定していえば、制御可能な狭いベー
ス幅および小さな外側ベース抵抗をもつ、非常に高性能
のトランジスタの製造に関するものである。
よび製造、さらに特定していえば、制御可能な狭いベー
ス幅および小さな外側ベース抵抗をもつ、非常に高性能
のトランジスタの製造に関するものである。
発明の背景および先行技術
「ビル頭ノキングを防止するためのアルミニウム処理」
と題する、１９７６年１０月１９田こ授与されたＬ、Ｄ
、マクミランらの米国特許第３９８６８９７号を参照す
る。
と題する、１９７６年１０月１９田こ授与されたＬ、Ｄ
、マクミランらの米国特許第３９８６８９７号を参照す
る。
このマクミランらの特許は、アルミニウムを表面処理方
法、特にアルミニウム表面を発煙硝酸で室温で１〜１０
分間処理することを含む、半導体のためのアルミニウム
金属化について記述している。表面を清掃（・て沸騰水
に５〜１５分間当てる。前述の処理は、アルミニウム表
面にベーム石（Λ１０（ＯＨ））層を形成するものと思
われ、それによつてビルロッキングが基本的に除かれる
。「半導体装置製造用のマスクの調製方法」と題する、
１９７８年ｌ月１０田こ授与されたＴハシモトらの米国
特許第４０６８０１８号を参照する。
法、特にアルミニウム表面を発煙硝酸で室温で１〜１０
分間処理することを含む、半導体のためのアルミニウム
金属化について記述している。表面を清掃（・て沸騰水
に５〜１５分間当てる。前述の処理は、アルミニウム表
面にベーム石（Λ１０（ＯＨ））層を形成するものと思
われ、それによつてビルロッキングが基本的に除かれる
。「半導体装置製造用のマスクの調製方法」と題する、
１９７８年ｌ月１０田こ授与されたＴハシモトらの米国
特許第４０６８０１８号を参照する。
ハシモトらの特許は、半導体装置製造の際の選択的エッ
チング・プロセスに使用される、フォト・マスク、ある
いはシリコンの多孔層を選択的に実現するためのプロセ
ス、または規定の電圧で加速されたイオンを規定の注入
量レベルだけフォト・レジストに注入することにより、
金属層の陽極酸化のプロセス用の保護マスクなどのマス
クを調製するためのプロセスについて記述している。「
半導体装置上のアルミニウム層を不動態化する方法」と
題する、１９７８年５月１６田こ授与されたＪ、Ｍ、ハ
リスの米国特許第４０８９７０号を参照する。ハリスの
特許は、集積回路半導体装置上の相互連絡などのアＪレ
ミニウム層を、酸化してその上に不定形アルミナの薄い
層を形成することによつて、不動態化することについて
記述している。アルミナ層は表面活性剤で被覆されて、
酸化アルミナに疎水性表面を形成し、酸化物層上でのＡ
ＬＯ（ＯＨ）の形式および成長を抑止する。疎水性表面
は、二酸化ケイ素、エポキシなど通常の不動態化剤で被
覆される。「イオン注入による集積回路装置の製造方法
」と題する、１９７８年１０月３田こ授与されたＣ．Ｔ
．ホーングらの米国特許第４１１８２５０号を参照する
。
チング・プロセスに使用される、フォト・マスク、ある
いはシリコンの多孔層を選択的に実現するためのプロセ
ス、または規定の電圧で加速されたイオンを規定の注入
量レベルだけフォト・レジストに注入することにより、
金属層の陽極酸化のプロセス用の保護マスクなどのマス
クを調製するためのプロセスについて記述している。「
半導体装置上のアルミニウム層を不動態化する方法」と
題する、１９７８年５月１６田こ授与されたＪ、Ｍ、ハ
リスの米国特許第４０８９７０号を参照する。ハリスの
特許は、集積回路半導体装置上の相互連絡などのアＪレ
ミニウム層を、酸化してその上に不定形アルミナの薄い
層を形成することによつて、不動態化することについて
記述している。アルミナ層は表面活性剤で被覆されて、
酸化アルミナに疎水性表面を形成し、酸化物層上でのＡ
ＬＯ（ＯＨ）の形式および成長を抑止する。疎水性表面
は、二酸化ケイ素、エポキシなど通常の不動態化剤で被
覆される。「イオン注入による集積回路装置の製造方法
」と題する、１９７８年１０月３田こ授与されたＣ．Ｔ
．ホーングらの米国特許第４１１８２５０号を参照する
。
ホーングらの特許は、均一な厚さの無機誘電体層を通し
たイオン注入によつて、装置のエミツタ領域以外の全て
の領域を形成するという、二極トラ／ジスタの製造方法
について記述している。すなわち、エミツタ・ベースお
よびコレクタに対して全ての接点開口が形成され、エミ
ツタ接点開口を通してエミツタにイオン注入される。こ
の独特のプロセス・ステツプの組合せにより、均一な表
面絶縁誘電体層の使用が可能となり、全てのキヤパシタ
ンスが均一で制御可能であり、しかも深さが浅いため酸
化物を通してのイオン注入が困難なエミツタに対する直
接注入が可能である。「半導体シリコン」１９７３年刊
、Ｈ．Ｒ．ハブおよびＲ．Ｒ．バージス編「電気化学会
ペーパーバック・シンポジウム・シリーズ」１９７３年
、Ｐ．６５ｌ〜６５７中の「拡散パイプを生起する結晶
欠陥の同定」と題するＤ．Ｋ．セト、Ｆ．バーソン、Ｂ
．Ｆ．タンガンの刊行物に記述され、その第１図に概略
的に図示されている、陽極処理プロセスを参照する。Ｊ
．Ｗ．デイグルの刊行物「アルミニウム上の陽極酸化膜
」、「ケミカル・レビユ一」第６９巻１９６９年Ｐ．３
６５〜４０４を参照する。
たイオン注入によつて、装置のエミツタ領域以外の全て
の領域を形成するという、二極トラ／ジスタの製造方法
について記述している。すなわち、エミツタ・ベースお
よびコレクタに対して全ての接点開口が形成され、エミ
ツタ接点開口を通してエミツタにイオン注入される。こ
の独特のプロセス・ステツプの組合せにより、均一な表
面絶縁誘電体層の使用が可能となり、全てのキヤパシタ
ンスが均一で制御可能であり、しかも深さが浅いため酸
化物を通してのイオン注入が困難なエミツタに対する直
接注入が可能である。「半導体シリコン」１９７３年刊
、Ｈ．Ｒ．ハブおよびＲ．Ｒ．バージス編「電気化学会
ペーパーバック・シンポジウム・シリーズ」１９７３年
、Ｐ．６５ｌ〜６５７中の「拡散パイプを生起する結晶
欠陥の同定」と題するＤ．Ｋ．セト、Ｆ．バーソン、Ｂ
．Ｆ．タンガンの刊行物に記述され、その第１図に概略
的に図示されている、陽極処理プロセスを参照する。Ｊ
．Ｗ．デイグルの刊行物「アルミニウム上の陽極酸化膜
」、「ケミカル・レビユ一」第６９巻１９６９年Ｐ．３
６５〜４０４を参照する。
先行技術による、いわゆる「二重拡散式」二極トランジ
スタでは、コレクタ領域への選択的拡散によつてベース
領域が形成され、第２の拡散によつて、ベース領域中に
部分的に伸びるエミツタが形成される。エミツタ拡散は
、大部分の用途においては、ベース拡散の場合よりもか
なり高い温度で行なわれる。この高温拡散サイクルによ
り、先にベース拡散によつて形成されたベース・ドーピ
ング・プロフイルが再分布される。垂直壁二極トランジ
スタでは、ベース領域のエミツタの直ぐ下側にある部分
は、活性ベース領域である。
スタでは、コレクタ領域への選択的拡散によつてベース
領域が形成され、第２の拡散によつて、ベース領域中に
部分的に伸びるエミツタが形成される。エミツタ拡散は
、大部分の用途においては、ベース拡散の場合よりもか
なり高い温度で行なわれる。この高温拡散サイクルによ
り、先にベース拡散によつて形成されたベース・ドーピ
ング・プロフイルが再分布される。垂直壁二極トランジ
スタでは、ベース領域のエミツタの直ぐ下側にある部分
は、活性ベース領域である。
不純物ドーピング・プロフイルおよび活性ベースの幅が
、エミツタ注入効率、電流ゲインおよび装置速度を決定
する。エミツタの周囲のベース領域は、不活性ベースで
ある。不活性ベース領域の上側には金属−ベース接続が
形成される。不活性ベース領域でのドーピングが、エミ
ツターベース被壊特性および外側ベース抵抗を決定する
。高周波レスポンスを良くするには、ベース幅が狭く、
活性ベース領域が軽度にドープされることが重要である
。また不活性ベースが高度にドーブされて、ベース直列
抵抗および金属−ベース接触抵抗が下がることも重要で
ある。従来の二重拡散二極トランジスタでは、装置の速
度性能を改良するために装置幅が小さくなつているので
、外側ベース領域におけるシート抵抗を低く保ちながら
活性ベース領域での集積ベース・ドーピングを制御する
ことが一層困難になる。
、エミツタ注入効率、電流ゲインおよび装置速度を決定
する。エミツタの周囲のベース領域は、不活性ベースで
ある。不活性ベース領域の上側には金属−ベース接続が
形成される。不活性ベース領域でのドーピングが、エミ
ツターベース被壊特性および外側ベース抵抗を決定する
。高周波レスポンスを良くするには、ベース幅が狭く、
活性ベース領域が軽度にドープされることが重要である
。また不活性ベースが高度にドーブされて、ベース直列
抵抗および金属−ベース接触抵抗が下がることも重要で
ある。従来の二重拡散二極トランジスタでは、装置の速
度性能を改良するために装置幅が小さくなつているので
、外側ベース領域におけるシート抵抗を低く保ちながら
活性ベース領域での集積ベース・ドーピングを制御する
ことが一層困難になる。
改良されたトランジスタ構造を得るには、活性ベースお
よび不活性ベースにおける不純物ドーピングプロフイル
を、別個のプロセスによつて独立に制御しなければなら
ない。制御可能な狭いベース幅を実現するには、活性ベ
ースを「その場で」形成することが望ましい。前記の目
標を実現するには、不活性ベースおよび活性ベースのド
ーピングに、従来の熱拡散の代りにイオン注入法を使用
することが必要である。イオン注入法は、ウエハに転移
する不純物の総量を精密に制御するための手段を与える
。
よび不活性ベースにおける不純物ドーピングプロフイル
を、別個のプロセスによつて独立に制御しなければなら
ない。制御可能な狭いベース幅を実現するには、活性ベ
ースを「その場で」形成することが望ましい。前記の目
標を実現するには、不活性ベースおよび活性ベースのド
ーピングに、従来の熱拡散の代りにイオン注入法を使用
することが必要である。イオン注入法は、ウエハに転移
する不純物の総量を精密に制御するための手段を与える
。
不純物深度分布（ま、注入エネルギによつて精密に制御
される。従来の熱拡散プロセスとは違つて、イオン注入
法は高温プロセスではない。シリコンへのイオン注入は
、表面不動態層を通して行なうことができる。従つてフ
オトレジストあるいは金属マスキングの使用によつて、
各種の高温拡散法によらずに、様々な濃度の不純物を半
導体中に導入することができる。イオン注人法による放
射線損傷を焼きなまし、希望する装置の接合深さを実現
するには、最終熱処理で充分である。従つて、イオン注
入技術を用いてより精密な不純物分布で集積回路装置を
より浅くすることができる。発明の概略 従つて、非常に高性能の半導体装置、特にイオン注入に
よつて形成された高度にドーピングされた不活性ベース
および軽度にドーピングされた狭い活性ベースを備えた
二極トランジスタの製造方法をもたらすことが、本発明
の目的である。
される。従来の熱拡散プロセスとは違つて、イオン注入
法は高温プロセスではない。シリコンへのイオン注入は
、表面不動態層を通して行なうことができる。従つてフ
オトレジストあるいは金属マスキングの使用によつて、
各種の高温拡散法によらずに、様々な濃度の不純物を半
導体中に導入することができる。イオン注人法による放
射線損傷を焼きなまし、希望する装置の接合深さを実現
するには、最終熱処理で充分である。従つて、イオン注
入技術を用いてより精密な不純物分布で集積回路装置を
より浅くすることができる。発明の概略 従つて、非常に高性能の半導体装置、特にイオン注入に
よつて形成された高度にドーピングされた不活性ベース
および軽度にドーピングされた狭い活性ベースを備えた
二極トランジスタの製造方法をもたらすことが、本発明
の目的である。
ＮＰＮトランジスタについて大きな注入量のホウ素注入
が活性ベース領域に入るのを防止するには、不活性ベー
スへのイオン注人にエミツタ接点すなわち活性ベース領
域を被覆する自己心合せマスクが必要である。このプロ
セスに使用される自己心合せマスクは、陽極酸化された
アルミニウム・パツトである。この本発明のプロセスで
は、ブランケツト・アルミニウム膜で金属化された装置
ウエハを、希Ｈ２ＳＯ４溶液電解セルに浸して、Ｓｉ３
Ｎ４／ＳｌＯ２で画定される装置接点窓の上側にあるア
ルミニウム・ランドのみを選択的に陽極処理する。陽極
処理プロセスによつて形成される酸化アルミニウムは多
孔性であるが、閉鎖し高濃度化することができる。陽極
処理されなかつたアルミニウム膜を次に、化学溶液ある
いはスパツタ・エツチングによつて選択的にエツチして
取除く。接点窓の上側に形成された活性ベース領域をマ
スクするための酸化アルミニウムを用いて、Ｓｉ３Ｎ４
／ＳｉＯ２層を通して多量のホウ素注入を行ない、不活
性ベース領域をドープする。酸化アルミニウムはエミツ
タ接点窓からはぎ取つた後、希望する濃度プロフイルお
よび接合深さをもつ工ミツタを形成する。活性ベースの
形成は、濃度ピークがエミツタより下側になるようにし
て少量のホウ素注入によつて形成される。比較的低湿度
、例えば９００℃での焼きなましにより注入されたホウ
素を完全に活性化し．活性ベース・ドーピング・プロフ
イルの再分布を最小限に抑える。こうして形成された装
置は、制御可能な狭いベース幅およびドーピング・プロ
フイルを備えたものとなる。有利な具体形の説明 ここで図面の各図、特に第１図を参照すると単結晶性シ
リコン・ウエハ１０が酸化されて、マスク層１１を形成
している。
が活性ベース領域に入るのを防止するには、不活性ベー
スへのイオン注人にエミツタ接点すなわち活性ベース領
域を被覆する自己心合せマスクが必要である。このプロ
セスに使用される自己心合せマスクは、陽極酸化された
アルミニウム・パツトである。この本発明のプロセスで
は、ブランケツト・アルミニウム膜で金属化された装置
ウエハを、希Ｈ２ＳＯ４溶液電解セルに浸して、Ｓｉ３
Ｎ４／ＳｌＯ２で画定される装置接点窓の上側にあるア
ルミニウム・ランドのみを選択的に陽極処理する。陽極
処理プロセスによつて形成される酸化アルミニウムは多
孔性であるが、閉鎖し高濃度化することができる。陽極
処理されなかつたアルミニウム膜を次に、化学溶液ある
いはスパツタ・エツチングによつて選択的にエツチして
取除く。接点窓の上側に形成された活性ベース領域をマ
スクするための酸化アルミニウムを用いて、Ｓｉ３Ｎ４
／ＳｉＯ２層を通して多量のホウ素注入を行ない、不活
性ベース領域をドープする。酸化アルミニウムはエミツ
タ接点窓からはぎ取つた後、希望する濃度プロフイルお
よび接合深さをもつ工ミツタを形成する。活性ベースの
形成は、濃度ピークがエミツタより下側になるようにし
て少量のホウ素注入によつて形成される。比較的低湿度
、例えば９００℃での焼きなましにより注入されたホウ
素を完全に活性化し．活性ベース・ドーピング・プロフ
イルの再分布を最小限に抑える。こうして形成された装
置は、制御可能な狭いベース幅およびドーピング・プロ
フイルを備えたものとなる。有利な具体形の説明 ここで図面の各図、特に第１図を参照すると単結晶性シ
リコン・ウエハ１０が酸化されて、マスク層１１を形成
している。
標準的な写真製版技術およびサブトラクテイブ・エツチ
ング技術を用いて、層１１中にサブコレクタを形成する
ための拡散窓１２を作る。次に、Ｎ型不純物をウエハ１
０に導入して、サブコレクタ領域１３を形成する。不純
物としては、適当な任意のＮ型不純物、例えば砒素を用
いることができ、適当な任意の技術、例えばカプシユー
ル拡散法あるいはイオン注入法によつてウエハ中に導入
することができる。第２図に示すように、衣面を再酸化
して、サブコレクタ１３上にマスク層を再形成する。標
準的な写真製版技術およびサブトラクテイブ・エツチン
グ技術を用いて環状の亜絶縁領域のため拡散窓１４を作
り、Ｐ型不純物を導人して亜絶縁領域１５を形成する。
不純物としては、できれはカプシユールを拡散法または
ＢＢｒ３拡散法によつて導入されたホウ素がある。第３
図に示すように、マスク層１１を取除いて、エピタキシ
ヤル・シリコン層１６をウエハ１０の表面に沈着させる
。
ング技術を用いて、層１１中にサブコレクタを形成する
ための拡散窓１２を作る。次に、Ｎ型不純物をウエハ１
０に導入して、サブコレクタ領域１３を形成する。不純
物としては、適当な任意のＮ型不純物、例えば砒素を用
いることができ、適当な任意の技術、例えばカプシユー
ル拡散法あるいはイオン注入法によつてウエハ中に導入
することができる。第２図に示すように、衣面を再酸化
して、サブコレクタ１３上にマスク層を再形成する。標
準的な写真製版技術およびサブトラクテイブ・エツチン
グ技術を用いて環状の亜絶縁領域のため拡散窓１４を作
り、Ｐ型不純物を導人して亜絶縁領域１５を形成する。
不純物としては、できれはカプシユールを拡散法または
ＢＢｒ３拡散法によつて導入されたホウ素がある。第３
図に示すように、マスク層１１を取除いて、エピタキシ
ヤル・シリコン層１６をウエハ１０の表面に沈着させる
。
高温プロセスであるエピタキシヤル沈着プロセス中に、
サブコレクタ領域１３および亜絶縁領域１５が層１６中
に上側に向つて拡散する。第４図に示すように、エピタ
キシヤル層１６の表面を、適当な酸化性環境中で、例え
ば９５０℃の水蒸気中で酸化して熱酸化層ＩＴを形成す
る。
サブコレクタ領域１３および亜絶縁領域１５が層１６中
に上側に向つて拡散する。第４図に示すように、エピタ
キシヤル層１６の表面を、適当な酸化性環境中で、例え
ば９５０℃の水蒸気中で酸化して熱酸化層ＩＴを形成す
る。
次に、工業界で周知の従来の化学蒸着（ＣＶＤ）技術を
用いて、層ＩＴ上にＳｌ３Ｎ４層１８を沈着させる。Ｓ
ｉ３Ｎ４層１８は、後述するような陥没酸化絶縁領域を
形成する間にエピタキシヤル層の下側領域が酸化される
のを防止するためのマスクとして働く。次に、フオトレ
ジスト層（図示せず）をＣＶＤＳｉ３Ｎ４層の上に沈着
させる。次にレジストに露光して現像し、亜絶縁領域１
５の上に窓を形成する。ベース領域をコレクト領域から
分離する酸化物領域となる、第２の開口を作る。フオト
レジストをエツチ・マスクとして用いて、反応性イオン
・エツチング技術によつて、下側のＳｉ３Ｎ４層および
ＳｉＯ２層の露光している領域を取除いて、亜絶縁領域
１５の上側にある開口１９およびトランジスタ装置のコ
レクタ・リーチスルー領域をベース領域から分離する領
域の上側にある開口２０を作る。次に、サブトラクテイ
ブ・工ツチングあるいは反応性イオン・エツチング法に
よつてエピタキシヤル層１６の窓１９および２０によつ
て露出している部分を陥没酸化物領域がエピタキシヤル
層中に伸びている深さの約１／２の深さまで取除く。第
６図に示すように、Ｓｉ３Ｎ４層１８を取除き、フオト
レジスト層２３を装置衣面上に沈着させる。
用いて、層ＩＴ上にＳｌ３Ｎ４層１８を沈着させる。Ｓ
ｉ３Ｎ４層１８は、後述するような陥没酸化絶縁領域を
形成する間にエピタキシヤル層の下側領域が酸化される
のを防止するためのマスクとして働く。次に、フオトレ
ジスト層（図示せず）をＣＶＤＳｉ３Ｎ４層の上に沈着
させる。次にレジストに露光して現像し、亜絶縁領域１
５の上に窓を形成する。ベース領域をコレクト領域から
分離する酸化物領域となる、第２の開口を作る。フオト
レジストをエツチ・マスクとして用いて、反応性イオン
・エツチング技術によつて、下側のＳｉ３Ｎ４層および
ＳｉＯ２層の露光している領域を取除いて、亜絶縁領域
１５の上側にある開口１９およびトランジスタ装置のコ
レクタ・リーチスルー領域をベース領域から分離する領
域の上側にある開口２０を作る。次に、サブトラクテイ
ブ・工ツチングあるいは反応性イオン・エツチング法に
よつてエピタキシヤル層１６の窓１９および２０によつ
て露出している部分を陥没酸化物領域がエピタキシヤル
層中に伸びている深さの約１／２の深さまで取除く。第
６図に示すように、Ｓｉ３Ｎ４層１８を取除き、フオト
レジスト層２３を装置衣面上に沈着させる。
レジスト層２３を露光して現像し、コレクタ・リーチス
ルー領域の上側に開口２４を形成する。適当なＮ型不純
物、できればリンをエピタキシヤル層１６中に注入して
、コレクタ・リーチスルー２５を形成する。できれば、
リンの注入は、下側にあるサブコレクタ１１３に対して
良好なリーチスルーを得るように、例えば４００ＫｅＶ
のような高エネルギで行なう。次に、０２プラズマを用
いてレジスト層２３を取除く。第Ｔ図に示すように、酸
化物層ＩＴ上にＳｉ３Ｎ４層２６を沈着させる。
ルー領域の上側に開口２４を形成する。適当なＮ型不純
物、できればリンをエピタキシヤル層１６中に注入して
、コレクタ・リーチスルー２５を形成する。できれば、
リンの注入は、下側にあるサブコレクタ１１３に対して
良好なリーチスルーを得るように、例えば４００ＫｅＶ
のような高エネルギで行なう。次に、０２プラズマを用
いてレジスト層２３を取除く。第Ｔ図に示すように、酸
化物層ＩＴ上にＳｉ３Ｎ４層２６を沈着させる。
フオトレジスト層（図示せず）を層２６の上に沈着させ
る。フオトレジスト層を露光して現像し、エミツタ接点
用の窓２Ｔ、ベース接点用の窓２８、およびコレクタ接
点用の窓２９を作る。下側にある層２６および１１の露
出領域は、できれば反応性イ４−ン・エツチングによつ
て取除き、ほぼ垂直な側壁をもつ接点窓を形成する。第
８図に示すように、できれば真空蒸着技術によつて、ウ
エハ上にアルミニウム膜３０の層を沈着させる。
る。フオトレジスト層を露光して現像し、エミツタ接点
用の窓２Ｔ、ベース接点用の窓２８、およびコレクタ接
点用の窓２９を作る。下側にある層２６および１１の露
出領域は、できれば反応性イ４−ン・エツチングによつ
て取除き、ほぼ垂直な側壁をもつ接点窓を形成する。第
８図に示すように、できれば真空蒸着技術によつて、ウ
エハ上にアルミニウム膜３０の層を沈着させる。
蒸着されるアルミニウム膜の厚さは、約１μｍである。
ウエハ１０は、裏側から接触させ、陽極として働く５％
Ｈ２ＳＯ４溶液の電解セルに浸す。逆電極としては、白
金板電極を使用することができる。アルミニウムの陽極
処理のためにかける電圧は、約２．５〜５．０ボルトで
ある。Ｓｉ３Ｎ４によつて画定される接点窓２Ｔ，２８
，２９の上側のアルミニウム膜３０を陽極処理して、酸
化アルミニウム領域３１，３２，３３を形成する。こう
して形成された酸化アルミニウムは多孔性であるが、沸
騰水または水蒸気に浸すことによつて閉鎖し高密度化す
ることができる。次にサブトラクテイブ溶液エツチング
を用いて、あるいはスパツタ・エツチング法によつて、
陽極処理されなかつたアルミニウム膜を取除く。第９図
について、フオトレジスト層３４を装置の表面に沈着さ
せ、続いて露光し現像して、ベース領域を画定するプロ
ツクアウト窓３５を形成する。
ウエハ１０は、裏側から接触させ、陽極として働く５％
Ｈ２ＳＯ４溶液の電解セルに浸す。逆電極としては、白
金板電極を使用することができる。アルミニウムの陽極
処理のためにかける電圧は、約２．５〜５．０ボルトで
ある。Ｓｉ３Ｎ４によつて画定される接点窓２Ｔ，２８
，２９の上側のアルミニウム膜３０を陽極処理して、酸
化アルミニウム領域３１，３２，３３を形成する。こう
して形成された酸化アルミニウムは多孔性であるが、沸
騰水または水蒸気に浸すことによつて閉鎖し高密度化す
ることができる。次にサブトラクテイブ溶液エツチング
を用いて、あるいはスパツタ・エツチング法によつて、
陽極処理されなかつたアルミニウム膜を取除く。第９図
について、フオトレジスト層３４を装置の表面に沈着さ
せ、続いて露光し現像して、ベース領域を画定するプロ
ツクアウト窓３５を形成する。
適当なＰ型不純物としては、できればホウ素を使用し、
これをＳｌ３Ｎ４層２６およびＳｌＯ２層ＩＴを通して
下側のエピタキシヤル層１６中に注入して、外側ベース
領域３６を形成する。約４００Ω／□の外側ベース・シ
ート抵抗を生成するためのホウ素の注入量は、約２．０
〜２．５ＸＩ０１４／Ｃ７７Ｌである。プロセスのこの
所で、装置の様々な部分に抵抗体（図示せず）を形成す
ることができる。ホウ素注入後に、熱Ｈ２ＳＯ４溶液を
用いて、接点領域上のフオトレジスト３４および酸化ア
ルミニウム３１，３２，３３を取除く。第１０図に示す
ように、フオトレジスト層３Ｔを装置表面に沈着させ、
次に露光し現像して、ベース接点２８の上側にブ泪ツク
アウト窓３８を残す。
これをＳｌ３Ｎ４層２６およびＳｌＯ２層ＩＴを通して
下側のエピタキシヤル層１６中に注入して、外側ベース
領域３６を形成する。約４００Ω／□の外側ベース・シ
ート抵抗を生成するためのホウ素の注入量は、約２．０
〜２．５ＸＩ０１４／Ｃ７７Ｌである。プロセスのこの
所で、装置の様々な部分に抵抗体（図示せず）を形成す
ることができる。ホウ素注入後に、熱Ｈ２ＳＯ４溶液を
用いて、接点領域上のフオトレジスト３４および酸化ア
ルミニウム３１，３２，３３を取除く。第１０図に示す
ように、フオトレジスト層３Ｔを装置表面に沈着させ、
次に露光し現像して、ベース接点２８の上側にブ泪ツク
アウト窓３８を残す。
適当なＰ型不純物、できればホウ素を開口３８を通して
注入し、ベース接点３９を形成する。ホウ素の注入は、
約３０〜４０ＫｅＶの低いエネルギで約ｌ〜２×１０１
４／ｄの注入量で行なうことができる。プロセスのこの
所でも、装置の様様な部分に抵抗体接点（図示せず）を
形成することができる。次に、マスクしているフオトレ
ジストをはぎ取る。第１１図に示すように、フオトレジ
スト層４０を沈着させ、続いて露光し現像して、エミツ
タおよびコレクタ接点領域の上側に露出した開口４１お
よび４２を残し、ベース接点３９をブ頭ノクオフする。
注入し、ベース接点３９を形成する。ホウ素の注入は、
約３０〜４０ＫｅＶの低いエネルギで約ｌ〜２×１０１
４／ｄの注入量で行なうことができる。プロセスのこの
所でも、装置の様様な部分に抵抗体接点（図示せず）を
形成することができる。次に、マスクしているフオトレ
ジストをはぎ取る。第１１図に示すように、フオトレジ
スト層４０を沈着させ、続いて露光し現像して、エミツ
タおよびコレクタ接点領域の上側に露出した開口４１お
よび４２を残し、ベース接点３９をブ頭ノクオフする。
適当なＮ型不純物、できれば砒素を開口２７および２９
から注入して、エミツタ４３およびコレクタ接点４４を
形成する。砒素の注入は、４０ＫｅＶのオーダーのエネ
ルギで行なう。砒素の注入量は、約２〜５×１０１５／
粛である。レジスト層４０を取除き、次に装置を加熱し
て注入された不純物を活性化し、エミツタ４３、ベース
領域３６および３９ならびにコレクタ領域４４を工ピタ
キシヤル層１６中に打込む。焼きなまし操作により、各
イオン注入ステツプ中に損傷されたシリコン格子の再成
長が可能となる。打込み装置を９００〜１１００℃、で
きれば１０００℃の温度に加熱することを伴なつている
。焼きなまし時間は、各注入領域の注入量および目指す
装置接合深度に依存している。第１２図に示すように、
エミツタ領域４３は装置中により深く伸びている。次に
第１２図を参照すると、フオトレジスト層（図示せず）
を沈着させ、続いて露光し現像して、エミツタ領域４３
の上側にブ伯ツクアウト窓を形成する。次に、低濃度の
ホウ素注入によつて、トランジスタの活性ベース４５を
形成する。例えば、４０〜５０ＫｅＶのオーダーのエネ
ルギで、０．５〜２．０ｘ１０１３／Ｃｄの範囲の注入
量でエピタキシヤル層１６中に濃度ピークがエミツタ４
３により下側になるように、ホウ素注入を行なう。プロ
セスのこの所でも、装置構造中に２０００〜４０００／
□の高い値のトランジスタを形成することができる。注
入後にレジスト層をはぎ取り、装置を９００℃に加熱し
て注入されたホウ素を活性化する。９００℃での焼きな
ましにより注入されたホウ素は完全に活性化され、ドー
ピング・プロフイルの非常に僅かな再分布が起こる。
から注入して、エミツタ４３およびコレクタ接点４４を
形成する。砒素の注入は、４０ＫｅＶのオーダーのエネ
ルギで行なう。砒素の注入量は、約２〜５×１０１５／
粛である。レジスト層４０を取除き、次に装置を加熱し
て注入された不純物を活性化し、エミツタ４３、ベース
領域３６および３９ならびにコレクタ領域４４を工ピタ
キシヤル層１６中に打込む。焼きなまし操作により、各
イオン注入ステツプ中に損傷されたシリコン格子の再成
長が可能となる。打込み装置を９００〜１１００℃、で
きれば１０００℃の温度に加熱することを伴なつている
。焼きなまし時間は、各注入領域の注入量および目指す
装置接合深度に依存している。第１２図に示すように、
エミツタ領域４３は装置中により深く伸びている。次に
第１２図を参照すると、フオトレジスト層（図示せず）
を沈着させ、続いて露光し現像して、エミツタ領域４３
の上側にブ伯ツクアウト窓を形成する。次に、低濃度の
ホウ素注入によつて、トランジスタの活性ベース４５を
形成する。例えば、４０〜５０ＫｅＶのオーダーのエネ
ルギで、０．５〜２．０ｘ１０１３／Ｃｄの範囲の注入
量でエピタキシヤル層１６中に濃度ピークがエミツタ４
３により下側になるように、ホウ素注入を行なう。プロ
セスのこの所でも、装置構造中に２０００〜４０００／
□の高い値のトランジスタを形成することができる。注
入後にレジスト層をはぎ取り、装置を９００℃に加熱し
て注入されたホウ素を活性化する。９００℃での焼きな
ましにより注入されたホウ素は完全に活性化され、ドー
ピング・プロフイルの非常に僅かな再分布が起こる。
第１２図に示す装置は、今や装置を同じ基板１０上の他
の装置、抵抗体などと相互連結して電気回路とする、冶
金システムの配置および製造に供することができる。
の装置、抵抗体などと相互連結して電気回路とする、冶
金システムの配置および製造に供することができる。
冶金システムの形成は、先行技術でよく知られているの
で、ここでは論じない。自明のように、第１図ないし第
１２図に図示した有利な具体形はＮＰＮトランジスタで
ある。当然のことながら、本発明の精神から外れること
なく、伝導型を逆にし、不純物を変え、またその他の修
正を加えることができる。以上、有利な具体形に即して
特に本発明を示し説明してきたが、技術の専門家には了
解されるように本発明の精神および範囲から外れること
なく、形状および細部を様々に変更することができる。
で、ここでは論じない。自明のように、第１図ないし第
１２図に図示した有利な具体形はＮＰＮトランジスタで
ある。当然のことながら、本発明の精神から外れること
なく、伝導型を逆にし、不純物を変え、またその他の修
正を加えることができる。以上、有利な具体形に即して
特に本発明を示し説明してきたが、技術の専門家には了
解されるように本発明の精神および範囲から外れること
なく、形状および細部を様々に変更することができる。
第１図ないし第１２図は、本発明に基づくプカセスの各
連続段階での装置構造を示す切断立面図である。 ３１，３２，３３・・・・・・金属酸化物、３６・・・
・・・外側ベース領域、４３・・・・・・エミツタ、４
５・・・・・・ベース、１６・・・・・・コレクタ。
連続段階での装置構造を示す切断立面図である。 ３１，３２，３３・・・・・・金属酸化物、３６・・・
・・・外側ベース領域、４３・・・・・・エミツタ、４
５・・・・・・ベース、１６・・・・・・コレクタ。
Claims (1)
- １ 外側ベースのイオン注入を行なう際に、金属酸化物
マスクを利用するステップを含むことを特徴とする、エ
ミッタ・ベース、およびコレクタを有するトランジスタ
を含む集積回路半導体装置を単結晶性半導体基板中に製
造する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US77699 | 1979-09-21 | ||
| US06/077,699 US4242791A (en) | 1979-09-21 | 1979-09-21 | High performance bipolar transistors fabricated by post emitter base implantation process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5650563A JPS5650563A (en) | 1981-05-07 |
| JPS5936431B2 true JPS5936431B2 (ja) | 1984-09-04 |
Family
ID=22139564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55097663A Expired JPS5936431B2 (ja) | 1979-09-21 | 1980-07-18 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4242791A (ja) |
| EP (1) | EP0025854B1 (ja) |
| JP (1) | JPS5936431B2 (ja) |
| DE (1) | DE3063331D1 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4301588A (en) * | 1980-02-01 | 1981-11-24 | International Business Machines Corporation | Consumable amorphous or polysilicon emitter process |
| US4309812A (en) * | 1980-03-03 | 1982-01-12 | International Business Machines Corporation | Process for fabricating improved bipolar transistor utilizing selective etching |
| US4338138A (en) * | 1980-03-03 | 1982-07-06 | International Business Machines Corporation | Process for fabricating a bipolar transistor |
| US4318751A (en) * | 1980-03-13 | 1982-03-09 | International Business Machines Corporation | Self-aligned process for providing an improved high performance bipolar transistor |
| US4319932A (en) * | 1980-03-24 | 1982-03-16 | International Business Machines Corporation | Method of making high performance bipolar transistor with polysilicon base contacts |
| DE3047140A1 (de) * | 1980-12-15 | 1982-07-22 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen einer monolithisch integrierten halbleiterschaltung |
| JPS57149770A (en) * | 1981-03-11 | 1982-09-16 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| US4465528A (en) * | 1981-07-15 | 1984-08-14 | Fujitsu Limited | Method of producing a walled emitter semiconductor device |
| DE3174397D1 (en) * | 1981-08-08 | 1986-05-22 | Itt Ind Gmbh Deutsche | Method of producing a monolithic integrated solid-state circuit with at a least one bipolar planar transistor |
| JPS5870570A (ja) * | 1981-09-28 | 1983-04-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4624046A (en) * | 1982-01-04 | 1986-11-25 | Fairchild Camera & Instrument Corp. | Oxide isolation process for standard RAM/PROM and lateral PNP cell RAM |
| US4488349A (en) * | 1982-04-09 | 1984-12-18 | Nissan Motor Company, Limited | Method of repairing shorts in parallel connected vertical semiconductor devices by selective anodization |
| US4430792A (en) * | 1982-07-08 | 1984-02-14 | General Electric Company | Minimal mask process for manufacturing insulated-gate semiconductor devices with integral shorts |
| US4417385A (en) * | 1982-08-09 | 1983-11-29 | General Electric Company | Processes for manufacturing insulated-gate semiconductor devices with integral shorts |
| US4459181A (en) * | 1982-09-23 | 1984-07-10 | Eaton Corporation | Semiconductor pattern definition by selective anodization |
| US4573256A (en) * | 1983-08-26 | 1986-03-04 | International Business Machines Corporation | Method for making a high performance transistor integrated circuit |
| US4583282A (en) * | 1984-09-14 | 1986-04-22 | Motorola, Inc. | Process for self-aligned buried layer, field guard, and isolation |
| US4574469A (en) * | 1984-09-14 | 1986-03-11 | Motorola, Inc. | Process for self-aligned buried layer, channel-stop, and isolation |
| US4839302A (en) * | 1986-10-13 | 1989-06-13 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating bipolar semiconductor device |
| US4737468A (en) * | 1987-04-13 | 1988-04-12 | Motorola Inc. | Process for developing implanted buried layer and/or key locators |
| US4800171A (en) * | 1987-10-02 | 1989-01-24 | Advanced Micro Devices, Inc. | Method for making bipolar and CMOS integrated circuit structures |
| US5470801A (en) * | 1993-06-28 | 1995-11-28 | Lsi Logic Corporation | Low dielectric constant insulation layer for integrated circuit structure and method of making same |
| US6271093B1 (en) * | 1994-06-30 | 2001-08-07 | Siemens Aktiengesellschaft | Methods for reducing anomalous narrow channel effect in trench-bounded buried-channel p-MOSFETs |
| US6387771B1 (en) * | 1999-06-08 | 2002-05-14 | Infineon Technologies Ag | Low temperature oxidation of conductive layers for semiconductor fabrication |
| US20030228089A1 (en) * | 2002-06-11 | 2003-12-11 | Scott Blackstone | Method of controlling the curvature of an optical device |
| US8015538B2 (en) * | 2006-10-11 | 2011-09-06 | International Business Machines Corporation | Design structure with a deep sub-collector, a reach-through structure and trench isolation |
| US20080087978A1 (en) * | 2006-10-11 | 2008-04-17 | Coolbaugh Douglas D | Semiconductor structure and method of manufacture |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3595716A (en) * | 1968-05-16 | 1971-07-27 | Philips Corp | Method of manufacturing semiconductor devices |
| US4005452A (en) * | 1974-11-15 | 1977-01-25 | International Telephone And Telegraph Corporation | Method for providing electrical isolating material in selected regions of a semiconductive material and the product produced thereby |
| US4542579A (en) * | 1975-06-30 | 1985-09-24 | International Business Machines Corporation | Method for forming aluminum oxide dielectric isolation in integrated circuits |
| FR2341943A1 (fr) * | 1976-02-20 | 1977-09-16 | Radiotechnique Compelec | Procede de realisation de transistors par implantation ionique |
| US4115797A (en) * | 1976-10-04 | 1978-09-19 | Fairchild Camera And Instrument Corporation | Integrated injection logic with heavily doped injector base self-aligned with injector emitter and collector |
| US4111726A (en) * | 1977-04-01 | 1978-09-05 | Burroughs Corporation | Bipolar integrated circuit process by separately forming active and inactive base regions |
-
1979
- 1979-09-21 US US06/077,699 patent/US4242791A/en not_active Expired - Lifetime
-
1980
- 1980-07-18 JP JP55097663A patent/JPS5936431B2/ja not_active Expired
- 1980-08-12 DE DE8080104758T patent/DE3063331D1/de not_active Expired
- 1980-08-12 EP EP80104758A patent/EP0025854B1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4242791A (en) | 1981-01-06 |
| EP0025854B1 (de) | 1983-05-18 |
| EP0025854A1 (de) | 1981-04-01 |
| JPS5650563A (en) | 1981-05-07 |
| DE3063331D1 (en) | 1983-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5936431B2 (ja) | 半導体装置の製造方法 | |
| US4309812A (en) | Process for fabricating improved bipolar transistor utilizing selective etching | |
| JPS6226590B2 (ja) | ||
| JPH0454388B2 (ja) | ||
| JPS6025894B2 (ja) | イオン打込みを用いた半導体装置の製造方法 | |
| JP3098848B2 (ja) | 自己整合型プレーナモノリシック集積回路縦型トランジスタプロセス | |
| CA1106981A (en) | Process for producing integrated circuit devices by ion implantation | |
| JPS62290173A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6133253B2 (ja) | ||
| US4586243A (en) | Method for more uniformly spacing features in a semiconductor monolithic integrated circuit | |
| JPS6289357A (ja) | バイポ−ラ集積回路において低欠陥密度の低固有抵抗領域を製造する方法 | |
| JPS6261345A (ja) | 半導体装置の製造方法 | |
| JPS6115579B2 (ja) | ||
| RU766416C (ru) | Способ изготовлени ВЧ и СВЧ кремниевых N - P - N транзисторных структур | |
| JPS61251165A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| KR0154307B1 (ko) | 반도체장치의 제조방법 | |
| JPH0399434A (ja) | 半導体装置の製造方法 | |
| JPS6077460A (ja) | 半導体装置の製造方法 | |
| JPH01220469A (ja) | 半導体装置の製造方法 | |
| JPH0744183B2 (ja) | 半導体装置の製造方法 | |
| JPS6081863A (ja) | 半導体装置の製造方法 | |
| JPS6148935A (ja) | 半導体装置の製造方法 | |
| JPS58175843A (ja) | 半導体集積回路の製造方法 | |
| JPS61219169A (ja) | 半導体装置の製造方法 | |
| JPH0245328B2 (ja) |