JPS5935265A - 電子式卓上計算機 - Google Patents
電子式卓上計算機Info
- Publication number
- JPS5935265A JPS5935265A JP14507982A JP14507982A JPS5935265A JP S5935265 A JPS5935265 A JP S5935265A JP 14507982 A JP14507982 A JP 14507982A JP 14507982 A JP14507982 A JP 14507982A JP S5935265 A JPS5935265 A JP S5935265A
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- JP
- Japan
- Prior art keywords
- key
- discount
- premium
- amount
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は割増（引）計算を実行し、割増（引）後の額と
割増（引）額を切換えて表示し得る電子式卓上計算機に
関し、特に前記割増（引）計算におけるキー操作を向上
させたものである。
割増（引）額を切換えて表示し得る電子式卓上計算機に
関し、特に前記割増（引）計算におけるキー操作を向上
させたものである。
〈従来技術〉
゛ 従来のこの種電子式卓上計算機では口］キー、「キ
ー及び巨］キー（イクスチェンジキー）を備えて割増（
引）計算を実行している。
ー及び巨］キー（イクスチェンジキー）を備えて割増（
引）計算を実行している。
を押すと割増（引）額が表示されるようになっている。
このキー操作の手順Ｆｔとめると、である。
使用し、３キーは割引計算を行なうとき使用する。捷た
用ロキーは計算機のＹレジスタに格納されている割増額
若しくは割引額を表示レジスタであるＸレジスタに移し
て表示させる機能を有する。
用ロキーは計算機のＹレジスタに格納されている割増額
若しくは割引額を表示レジスタであるＸレジスタに移し
て表示させる機能を有する。
しかしながら、このような従来のキー操作では−、３キ
ー、［ロキー）を適宜選択して操作しなければならず、
このためオペレータにとってキー操作が非常に煩わしい
という欠点があり、更に、ロロキーは他の用途に使用さ
れることがあるとともに、該キーの」二記機能概念と割
増（引）額表示との関係がはっきりし々いのでオペレー
タは操作にとまどいを感じ、スムーズなキー操作を行な
うことが出来ないという欠点があった。
ー、［ロキー）を適宜選択して操作しなければならず、
このためオペレータにとってキー操作が非常に煩わしい
という欠点があり、更に、ロロキーは他の用途に使用さ
れることがあるとともに、該キーの」二記機能概念と割
増（引）額表示との関係がはっきりし々いのでオペレー
タは操作にとまどいを感じ、スムーズなキー操作を行な
うことが出来ないという欠点があった。
〈目的〉
本発明はかかる従来の欠点に鑑み、割増（引）計算の実
行に際し、そのキー操作がわかりやすくきわめてスムー
ズに行なえる電子式卓上計算機の提供を目的とする。
行に際し、そのキー操作がわかりやすくきわめてスムー
ズに行なえる電子式卓上計算機の提供を目的とする。
〈実施例〉
以下図にもとづいて本発明の詳細な説明する。
第１図は本発明に係る電子式卓上計算機のブロック回路
図である。図において、ＣＰＵはキー人力制御、表示制
御、演算等を実行する演算処理装置であり、この処理装
置には表示装置ＤＩＳＰ及びテンキー、ファンクション
キーの他に割増（引）ユニッ）ＫＥＹが接続されている
。
図である。図において、ＣＰＵはキー人力制御、表示制
御、演算等を実行する演算処理装置であり、この処理装
置には表示装置ＤＩＳＰ及びテンキー、ファンクション
キーの他に割増（引）ユニッ）ＫＥＹが接続されている
。
前記ＣＰＵを構成する主要回路ブロックとしては、ＣＰ
Ｕのクロック信号φを発生するクロック発生部ＣＧ、プ
ログラムカウンターＰＣ及びスタックレジスタ５ＴＡＣ
Ｋ ｌ 、 ２ ’ｉ備えたプログラムメモリＲＱＭ、
プログラムメモリを解読して制御信号を発生するデコー
ダーＤＥＣＯＲＤＥＲ，データポインターＤＰ、演算レ
ジスタ、フラグなどを記憶しておくリードライトメモリ
ＲＡＭ、アキュームレータＡ１論理演算ユニッ）ＡＬ［
Ｊ、入カポ−）Ｐｏｒｔｌ出力ポートＰｏｒｔ２等から
成り、入力ポートには前記キーボードユニッ）ＫＥＹ、
出力ポートには前記表示装置ＤＩＳＰがそれぞれ接続さ
れている。
Ｕのクロック信号φを発生するクロック発生部ＣＧ、プ
ログラムカウンターＰＣ及びスタックレジスタ５ＴＡＣ
Ｋ ｌ 、 ２ ’ｉ備えたプログラムメモリＲＱＭ、
プログラムメモリを解読して制御信号を発生するデコー
ダーＤＥＣＯＲＤＥＲ，データポインターＤＰ、演算レ
ジスタ、フラグなどを記憶しておくリードライトメモリ
ＲＡＭ、アキュームレータＡ１論理演算ユニッ）ＡＬ［
Ｊ、入カポ−）Ｐｏｒｔｌ出力ポートＰｏｒｔ２等から
成り、入力ポートには前記キーボードユニッ）ＫＥＹ、
出力ポートには前記表示装置ＤＩＳＰがそれぞれ接続さ
れている。
前記リードライトメモリＲＡＭ［構成されるフラグを列
記すると次の通りである。
記すると次の通りである。
Ｒフラグ：置数キー操作後であることを示す。
八ツラグ二ロキー操作後にセットされ・乗除算中である
ことを示す。
ことを示す。
Ｆフラグ二ロキー操作後にセットされ、乗算（４）
中であることを示す。
ｍｕフラグ：置数操作、区キー操作、置数操作後のＭｕ
キー操作でセットされ、割 増又は割引計算後であること金示す。
キー操作でセットされ、割 増又は割引計算後であること金示す。
数操作後のＥキー操作以外のす
べてのキー操作でリセットされる。
第２図はフローチャートを示し、この図にもとづいて詳
細に動作を説明する。まず、キー人力がある捷でＸレジ
スタの内容を表示しくｎｏ、旧）、置数キーが操作され
るとＲフラグの状態を判定し、リセット状態（最初の置
数キー操作時の状態）であれは該Ｒフラグをリセットし
てＸレジスタの内容をＸレジスタへ転送し且つＸレジス
タをクリアしてのち、該レジスタを下位桁から上位桁の
方ヘシフトし、置数値’ｌｘレジスタの最下位桁に格納
する（ｎ２〜ｎ７ ）。捷たＲフラグがすでにセット
状態であれば直ちに置数値をＸレジスタに格納する（ｎ
３、ｎ７）。そして、ロキーが操作されリセットする（
ｎｓ〜ｎ１、）。
細に動作を説明する。まず、キー人力がある捷でＸレジ
スタの内容を表示しくｎｏ、旧）、置数キーが操作され
るとＲフラグの状態を判定し、リセット状態（最初の置
数キー操作時の状態）であれは該Ｒフラグをリセットし
てＸレジスタの内容をＸレジスタへ転送し且つＸレジス
タをクリアしてのち、該レジスタを下位桁から上位桁の
方ヘシフトし、置数値’ｌｘレジスタの最下位桁に格納
する（ｎ２〜ｎ７ ）。捷たＲフラグがすでにセット
状態であれば直ちに置数値をＸレジスタに格納する（ｎ
３、ｎ７）。そして、ロキーが操作されリセットする（
ｎｓ〜ｎ１、）。
したがって、置数操作、ロキー操作、置数操作が順に行
なわれるとＸレジスタには２回目の置数が格納され、Ｘ
レジスタには１回目の置数が格納される。前記２回目の
置数後［［ＥＺ］キーが操作されるとＸレジスタの正負
が反転し、割増、割引計算が指定される。ち々みに正の
場合は割増計算、負の場合は割引計算がそれぞれ実行さ
れる（ｎ１３・ｎ１４）０その後、専用キー（「【」キ
ー）が押されると、割増（引）額全計算してＷレジスタ
に一旦格納する（ｎ１２、旧５〜ｎｘｓ）ｏ続いて、割
増（引）後の額を計算してＸレジスタに格納してのち、
Ｗレジスタの割増（引）額ｉｙレジスタに転送し、ｒｎ
ｕフラグをセット、Ｒフラグ及びＡフラグをリセットす
る（ｎ１９〜ｎ２３）ｏよって１される。次に、前記巨
←司キー操作に引き続いて今一度量キーを操作するさ、
Ｘレジスタの割増（引）額がＸレジスタに転送されて表
示され、Ｘレジスタはクリアされる（ｎ１２１ｎ１５）
ｎ２４〜ｎ２８）０（６） 以」二のキー操作手順をまとめると、 （引）額を表示することができ、同一キー（’［１←］
キー）の操作だけで」二記両方の額を適宜表示させるこ
とができる。
なわれるとＸレジスタには２回目の置数が格納され、Ｘ
レジスタには１回目の置数が格納される。前記２回目の
置数後［［ＥＺ］キーが操作されるとＸレジスタの正負
が反転し、割増、割引計算が指定される。ち々みに正の
場合は割増計算、負の場合は割引計算がそれぞれ実行さ
れる（ｎ１３・ｎ１４）０その後、専用キー（「【」キ
ー）が押されると、割増（引）額全計算してＷレジスタ
に一旦格納する（ｎ１２、旧５〜ｎｘｓ）ｏ続いて、割
増（引）後の額を計算してＸレジスタに格納してのち、
Ｗレジスタの割増（引）額ｉｙレジスタに転送し、ｒｎ
ｕフラグをセット、Ｒフラグ及びＡフラグをリセットす
る（ｎ１９〜ｎ２３）ｏよって１される。次に、前記巨
←司キー操作に引き続いて今一度量キーを操作するさ、
Ｘレジスタの割増（引）額がＸレジスタに転送されて表
示され、Ｘレジスタはクリアされる（ｎ１２１ｎ１５）
ｎ２４〜ｎ２８）０（６） 以」二のキー操作手順をまとめると、 （引）額を表示することができ、同一キー（’［１←］
キー）の操作だけで」二記両方の額を適宜表示させるこ
とができる。
なお、」二記実施例ではＥキーにて割増、割引の指定を
行なっているが、どちらか一方の計算のみを自動的に行
なわせるときはこのキーを省くことができる。
行なっているが、どちらか一方の計算のみを自動的に行
なわせるときはこのキーを省くことができる。
〈効果〉
叙」二の様に、本発明によれば割増（引）計算専用のキ
ーを１つ備え、この専用キーの１回目の操作で割増（引
）額もしくは割増（引）後の額の一方を表示し、続く２
回目の操作で他方を表示させることができる。
ーを１つ備え、この専用キーの１回目の操作で割増（引
）額もしくは割増（引）後の額の一方を表示し、続く２
回目の操作で他方を表示させることができる。
したがって、操作キーはそれ専用の１個であることから
、誤操作やと壕どいが解消されて非常に
、誤操作やと壕どいが解消されて非常に
第１図は本発明に係る電子式卓上計算機のブロック回路
図、第２図は同フローチャート図である。 ＣＰＵけ演算処理装置、ＲＯＭはプログラムメモリ、Ｒ
ＡＭはリードライトメモリ、ＡＬＵは論理演算ユニット
、ＫＥＹはキーボードユニット、ＤＩＳＰは表示部。 代理人 弁理士 福 士 愛 彦（他２名）（８）
図、第２図は同フローチャート図である。 ＣＰＵけ演算処理装置、ＲＯＭはプログラムメモリ、Ｒ
ＡＭはリードライトメモリ、ＡＬＵは論理演算ユニット
、ＫＥＹはキーボードユニット、ＤＩＳＰは表示部。 代理人 弁理士 福 士 愛 彦（他２名）（８）
Claims (1)
- 【特許請求の範囲】 １ 割増（引）計算を実行し、割増（引）額と割増（引
）後の額を切換えて表示できるものにおいて、 前記割増（引）計算専用のキーを１つ備え、且つこの専
用キーの１回目の操作で前記両額の一方を表示し、続く
２回目の操作で他方を表示するようにしてなることを特
徴とする電子式卓上計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14507982A JPS5935265A (ja) | 1982-08-20 | 1982-08-20 | 電子式卓上計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14507982A JPS5935265A (ja) | 1982-08-20 | 1982-08-20 | 電子式卓上計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5935265A true JPS5935265A (ja) | 1984-02-25 |
Family
ID=15376892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14507982A Pending JPS5935265A (ja) | 1982-08-20 | 1982-08-20 | 電子式卓上計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935265A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02138353U (ja) * | 1989-04-20 | 1990-11-19 | ||
| JPH0363256U (ja) * | 1989-10-20 | 1991-06-20 | ||
| JP2002099516A (ja) * | 2001-07-27 | 2002-04-05 | Sharp Corp | 電子卓上計算機 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101964A (en) * | 1980-12-18 | 1982-06-24 | Casio Comput Co Ltd | Percent operation system |
-
1982
- 1982-08-20 JP JP14507982A patent/JPS5935265A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101964A (en) * | 1980-12-18 | 1982-06-24 | Casio Comput Co Ltd | Percent operation system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02138353U (ja) * | 1989-04-20 | 1990-11-19 | ||
| JPH0363256U (ja) * | 1989-10-20 | 1991-06-20 | ||
| JP2002099516A (ja) * | 2001-07-27 | 2002-04-05 | Sharp Corp | 電子卓上計算機 |
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