JPS5934661A - 集積回路構造体 - Google Patents

集積回路構造体

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JPS5934661A
JPS5934661A JP58109464A JP10946483A JPS5934661A JP S5934661 A JPS5934661 A JP S5934661A JP 58109464 A JP58109464 A JP 58109464A JP 10946483 A JP10946483 A JP 10946483A JP S5934661 A JPS5934661 A JP S5934661A
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conductive layer
layer
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JP58109464A
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ハ−サラン・シン・バ−テイア
サテイアパル・シン・バ−テイア
ヤコブ・ライズマン
エマニユエル・エイ・ヴアルサマキス
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International Business Machines Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は尚密度集積半導体テバイスを形成するだめの技
（１：ｆに係シ、更に具体的に云うと本発明は」二記デ
バイスにおいて電気的接点を設けるだめの技術に係る。
〔従来技術〕
集積回路（ＩＣ）の観雑度はノア１→ノＳ数年で劇的に
高１つだ。ＩＣ４支術にｌｌ−１，垢・々小さいデバイ
スが安水される。これらの超高密度のＩＣにおける主な
問題点はＩＣ内の積種々の素子及びデバイスに対する電
気的な接点にある。ＩＣの電気的に接続された素子及び
デバイスは史に神々のレベルのメタラージイを介してＩ
Ｃ内の他のデバイスへ電気的に接続しなければならない
。
内部にＰＮ接合部を形成するために単結晶シリコンの領
域のだめのドーパント源とし７て高度にドープされた多
結晶シリコンを用いる串が知られている。多結晶シリコ
ンは取シ除く部も可能であるし、多結晶シリコンからの
外方拡散によって形成される領域のための電気的接点５
部としてデバイスの一部となる様にすることも可能であ
る。このプロセスは米国特許第３．９７８．５１５号明
細書等に開示されている。しかしながら公知文献におい
てはその電気的接点に対する次のレベルのメタラージイ
のだめの方法を開示せず、第２レベルのメタラージイを
ＰＮ接合に対する多結晶シリコン電気的接点の上へ直接
設けたものを開示するに過ぎない。
米国特許第５．６００，６５１号明細書においては、単
結晶シリコンの能動領域に横方向多結晶シリコン接点を
設ける事によって電気的接点を設ける事を開示している
。次に多結晶シリコンは能動領域から横方向に離れたよ
り便利な位置において接続される。米国特許第４．２６
６．２９４号明細書においては、ＰＮ領域への多結晶ン
リコン接点を及びそのＰＮ領域から横方向に幾分便宜的
な距離を尚いて多結晶シリコン１曽に接点を設ける技術
が開示されている。
〔発ＩＪ−１の概要〕 本発明に従って半導体における幅の狭いＰＮｌｉ合領域
に対して接点を設ける方法を読り一部する。ＰＮ接合領
域上にほぼ垂直なコンフォーマルな）形状に沿った）導
電層を形成する。半得体本体は、１１，６の狭いＰＮ接
合旬域を形成すべく垂直＃電層から半棉体本体内へドー
パントを拡散部ぜる様に適当な温度に加熱される。はぼ
水平な導電層をＰＮ接合領域に電気的に接触させる様に
、はぼ垂直な層に対して上記水平層・重層が接触する。
任意の適当な位置において水平導電層に対して電気的接
点を形成する事ができる。
横方向ＰＮＰトランジスタは本発明によって形成しうる
１つのタイプの非′ｒｒｒに小型のデバイスである。本
方法は少くとも表面領域がＮ型の導電型の単結晶７リコ
ン本体を用いる。絶縁層をその表面領域の上に形成する
。絶縁Ｊ曽の上から水平導電層を形成する。４％層及び
絶縁層をシリコン本体まで部分的にエツチングし、層状
の格造体においてほぼ水平な表面及びほぼ垂直な表面を
形成する。
コンフォーマルな導電層を該２種の表面の上から付着さ
せる。コンフォーマル導電層の異方性エツチングによっ
て水平層がほぼ除去され、はぼ垂直な表面上に寸法の却
１い垂直導電層が設けられる。
この層は導電層及び垂直なコンフォーマル導電層の上に
形成される。２つの間隔を置いたＰ領域を形成する様に
垂直コンフォーマル導電層からシリコン本体内へＰ導電
型のドーパントを拡散させるべく適当な温ルに上記栴造
体を加熱する。２つの間隔を置いたＰ領域は横方向ＰＮ
Ｐデバイスのエミッタ及びコレクタとして接続される。
誘電体アイソレーションのパターンによって表面領域が
他のその様な領域から分離された半導体本体内部及び」
一部に形成されたＩＣｌ３造体も説明される。幅寸法が
′電気的接点の幅寸法であるいくつかの表面領域の少く
とも１つに於て幅の狭いＰＮ桜合領域が形成される。Ｐ
Ｎ接合領域に対する電気的接点におけるほぼ垂直のコン
フォーマルな導電層が、第１の絶縁層によって表面領域
から離隔したほぼ水平の導電層に対する晦′屯件のリン
ク部を形成する。第２の絶縁層が水平の導′屯層上に配
置される。第２の電気的絶縁層における開口部を介する
水平導電層への電気的な接触によって水平υ導電層及び
垂直４を層を介して幅の狭いＰＮ４表合領域へ電気的接
点を効率よく設ける事ができる。
この格点構造を有する横方向ＰＮＰバイポーラ・テバイ
スをＩＣの態様で形成することができる。
〔実施例〕
第１図に横方向ＰＮＰバイポーラ・トランジスタを形成
するだめの実施例を示す。第１図は超高密度、高性能の
バイポーラＩＣを形成するのに用いるシリコン本体の小
さな拡大した１３１５分を図示している。しかしながら
、この方法にシリコン以外の半導体材を用いてもよい事
は云う寸でもない。
単結晶シリコンのＰ−型基板１０内にＮ＋サブコレクタ
領域１２が設けられている。次に基板１０の最上部にエ
ピタキシャルＮ一層１４が成長σれる。これらのプロセ
スは例えばバイポーラ・トランジスタの形成に用いられ
る標智（“的なプロセスである。基板は約１０ないし２
０Ω−αの抵抗を有する＜１０ＬＩ＞ｋ晶方位のシリコ
ン・ウエノ・が用いら扛るのが普通である。ザブコレク
タ拡散部は約１０２°原子／　ｃｔｄの表面濃度を崩し
、これは砒素を用いて形成されるのが普通である。層１
４を形成するだめのエピタキンヤル成長プロセスは例え
は約１０００℃ないし１２００℃の温度の四塩化けい素
／水索もしくは７ラン混合体の様な通常の技術を用いて
行なわれる。エピタキシャル成長の際に、Ｎ土層におけ
るドーパントは第１図に示す様に完全サブコレクタ領域
１２を形成する様にエピタキシャル層内部に移動する。
高密［ＩＣをうるためのエピタキシャルＮ）の厚さは６
マイクロメータのオーター以下である。更に、形成され
る２酸化シリコン分熱領域１８の下Ｑ）孔外領域１にお
いて基板１０内にＰ十領域１６を形成しつる。こしらの
Ｐ十領域は、誘電体分離か用いられる場合の表面反転及
び電流のリークを防止する。
この実施例の以下の一連のスデツプでは単結晶シリコン
の該シリコンの他の領域からの分離領域の形成が行なわ
れる。分離は逆バイアスされたＰＮ接合、部分的誘電体
分前もしくは完全な誘電体分離によって行なわれる。用
いら汎る誘電材は二酸化シリコン、ガラス等である。高
密度のＩＣに対して好才しい分離は誘電体分頗１である
。第１図ではシリコン本体における複数の単結晶シリコ
ン領域を相互に分離する誘電体領域１８及びＰ十領域１
６を用いる部分市誘穎、体分離が示されている。
この型の誘電分肉１１領域を形成する多数の方法が知ら
れている。米国’ｌ”Ｊ”　ａ’ｌ第３．６４８．１２
５号明＃１ｉｌ＝１等に示されるプロセスを用いるのが
好ましい。
寸だ、米国特許第４．１０４．０８６号明細書に示され
るプロセスも用いる事かできる。これらの文献において
は領域１８をつるだめの部分的誘知１体分離の形成プロ
セスが詳細に示されている。シリコン半導体の主表面上
に二酸化シリコンもしくは他の適当な絶縁層２０が形成
される。典型例として層２０は３００ナノメータであっ
て、二酸化シリコンが好ましい。二酸化シリコンは熱酸
化法もしくは化学蒸着法で形成しうる。層２０は約７９
０℃の酸素もしくは酸素−水蒸気の雰囲気において熱的
に成長させつる。二酸化シリコンを成長させる第２の方
法は化学蒸九法を用いるものであって、この場合、シラ
ン及び約４５０℃のＮ２０の様な酸素源既ちＳ　ｉＨ２
ＣＡ　２及びＮ２０が大気圧もしくは低圧状態の下で約
ｓｏｏ℃の温度において反応される。二酸化サリコンの
代シに交互の絶縁層もしくはその組合せを形成する小も
可能である。
Ｐドープ型多結晶シリコンの導電層２２をウェハ全体の
上に刺着させる。これは約５００℃ないし１０００℃の
間の温度範囲の水素雰囲気に於てシラン及びジボランの
混合体を用いる手によって行なわれる。その代シに、多
結晶シリコンを付着させ、ホウ素あるいは四Ｆ’ｋＯＰ
型ドーパントを用いるイオン注入プロセスによって１・
−プさせる世も可能である。多結晶シリコンの厚さは約
３０１）ナノメータのオーダーである。
第２図に示される１０部２４に於るほぼ垂直な側壁を形
成するために、多結晶／リコン層２２及び二酸化シリコ
ン絶縁層２０内に開口部を形成すへく標準的なリソグラ
フィ及しエツチング技術を用いる。はぼ垂直な１則壁を
ノ１ンル、ｖ、−４−るこのフロセスは異方性リアクテ
ィブ・イオン・エツチングもしくはプラズマ・エツチン
グを使用する。
第２図のｔ・“）遺体のほぼ外事な表面及びほぼ垂直な
表面上にフンフォーマルな即ち形状に漬った導電層：２
６が形成される。該層２６は典型例として化学蒸着によ
って形成される。このフンフォーマルな４Ｉ′屯１蕾は
Ｐ＋もしく　ｉ−１，Ｎ＋の句（な逐ｊ当なドーパント
を用いて濃密にトープした多結晶シリコンからなる。し
かし、本発明の火施例では、それはＰ＋ハリの不純物で
ドープされる。層２６の厚きは該層２６からの外方１Ｊ
ム散によって後の工程において形成さ扛る所望のＰＮ領
域の所望の幅として定められる。その厚さｄ：約１ｏｏ
ないし１ｏｏｏナノメータであって、４ＤＤナノメ一タ
位が好捷しい。生尽された構造体は多結晶シリコンのた
めの適当なりアクティブ・イオン・エッヂング雰囲気に
置かれる。例えば、エツチング雰１ｕＪ気はｓＦ６／Ｃ
ｚ２であシうる。リアクティブ・イオン・エツチング争
プロセスによって、層２６の水平部分を実質的に除去し
、第３図の寸法の狭い垂直導電領域２６ができる。
次に導電層２０及び垂直なコンフォーマル２ｈ市１層２
６の上に絶縁層２８が形成される。この層は、多結晶シ
リコン層及び単結晶シリコン本体の熱酸化によって、化
学蒸着によって、あるいはそれらの組合わせによって形
成しうる。勿論他の絶縁体を用いる小も可能である。絶
縁層２８の厚さは化学蒸着された二酸化シリコンについ
て例えば２００ないし３００ナノメータである。他の例
としては約５０ナノメータの熱酸化二酸化シリコン及び
約２００ないし３００ナノメータの化学蒸九二酸化シリ
コンの伺加鳳：からなるものか用いられつる。
ＰＮ接合領域は多結晶／リコン華直コンフォーマル導電
層２６からの外方拡散によって形成される。このドライ
ブ・イン・ステップは層構造体の適当な温度（垂直導体
層からのドーパントがシリコン本体内へ所望の深度祉で
拡散する約ａＯＯないし１１００℃）に於いて層構造体
を刀１ｊ勢するプロセスを含む。第４図の構造体におい
て、Ｐ十領域６０及び６２はドライブ・イン尚温プロセ
スによって形成される。領域６ｏ及０・３２は大々本プ
ロセスによる横方向ＰＮＰバイボーシ・トランジスタの
エミッタ及びコレクタ領域である。
積（力゛向ＰＮＰＩ−ランジスタのだめのエミッタ及び
コレクタ領域に対して接点を設けるべく水平導体２２へ
の斑点開口を形成するためにリソグラフィ及びエツチン
グ技術が用いられる。適当な金就例えば遷移金属、アル
ミニウム、アルミニウム銅等が構造体の上から全面に被
僚（プシンケラト被覆）される。白金、パラジウムなど
の付着及び金属珪化物接点を形成すべくシリコンとの反
応によって他の金属接点を形成することができる。ＰＮ
Ｐ横方向トランジスタに対するエミッタ接点のだめの所
望の接点構造体６４及びコレクタ領域点のだめの接点構
造体６６を形成するためにリソグラフィ及びエツチング
が用いられる。Ｎ−ベース領域１４に対するベース数点
は示されないが、第４図の断面図からすれた適当な位□
□□４に配す、されている事を理解されたい。
ＰＮ接合領域を形成すべき第４図の領域、６８内にＮ　
＋　ｘすのイオンを注入する串によって横方向ＰＮＰ　
）ランジスタのトランジスタ利得を改良する隼が可能で
ある。
第５図及び第６図を参照する。形成しうる横方向ＰＮＰ
　ｌ−ランジスクの役割が示される。第５図は完全に包
囲された誘電分離した構造を示す。加５図の線６−６に
沿う断面を第６図に示す。完全に包囲された構造体は分
離領域４０によって分離される。表（２）絶縁体４２は
水平導体４４をＮ−エビクキシャ該層１４から分離する
。二酸化シリコン絶縁体４２及び水平導体４４における
エツチングされたパターンは完全に包囲した領域４６を
生じる様に役割された。その包１ｍｌテれた領域４６の
１わりに垂直コンフォーマル導体層がプレｔＪｙ、され
る。
これによって垂直導体層の下のシリコン本体内の中央メ
サ稀の外側端部の下ｖｃ　Ｐ＋領域４８を生じる。他の
Ｐ十領域はＰ十接点５０を形成する様にエツチングした
領域の外側端部上に設けられる。
よって垂直コンフォーマル導体を介して水平導体への及
び領域４８及び５０への電気的に分離した接点を設ける
様にｎｌ」の実施例において第４図に関連して説明した
様にしてＰ＋領域４８及び５Ｕへ電気的接点を設けるこ
とができる。
第７図、第８図及び第９図は包囲された４ノ？！方向Ｐ
ＮＰ構造体の平面図及び８−８線及び９−９線に沿う断
面図を示す。これは第５図、第６図の実施例に示しだ構
造体と同様のものであって、同じ参照蚤号は同じ構造部
分を示すものとする。完全に包囲された構造体は絶縁領
域４０によって分離される。表面絶縁体５２は、水平導
体５４の一方の２つの対向する側部がエピタキシャル領
域１４と重なり、他方の２つの対向する側部が分離領域
４０と重なる様な状態で、水平導体５４をＮ−エピタキ
シャル層１４から分離する。同様にして表面絶縁体５７
は、２つの対向する側部が第９図に示す様に分離領域４
０と重なる様に水平導体５６をＮ−エピタキシャル層１
４から分離する。包囲された領域５６のまわりに形成き
れた垂直導電性コンフォーマル層によって、表面絶縁層
５７が分離領域４０に重ならない領域に於てのみＰ→−
領域４８を生じる。他方のＰ＋領域５０は表面絶縁体５
２がＮ−エピタキシャル層１４と重なる領域に於て水平
導体層５４まわりの垂直導体層によって形成される。Ｐ
＋領域４８及び５０に対する電気的接点は第５図の例の
賜金と同様にして形成しうる。
第５図の構造体は４つの全ての側部に於いてキャリアを
注入するエミッタ４６及びキャリヤを収集するコレクタ
４４によって完全に包囲されている。第７図の構造体も
２つの側部に於てのみキャリヤを注入するエミッタ５６
及びキャリヤを収集するコレクタ５４によって完全に包
囲されている。
第５図のおＩ￥構造体第７図の構ゑ−ｆ体に対して同じ
面積についてより商い電流搬送能力を不し、同じ分離ポ
ケット内に４個のＮＰＮデバイスを廟するものとして最
良の集積化が行なわれる。第７図の構造体は２個のＮＰ
Ｎテバイスを有するものとして最適の集積化が行なわれ
、設言１上の＋１点が奏せられる。
第１０図ないし第１６図に於いて、垂面ＰＮＰバイポー
ラ・トランジスタの形成プロセスが示されている。第１
０図は第６図のステップに類似している。第１０図は図
示しない基板上に形成したザブコレクタ６０を示す。基
板は任培の”４　’ｑ＋’、型のものであってよいが、
典型例としてい１ｌｉＮ−である。切に、基板」二にＰ
−エピタキシャル層６２が形成される。エピタキシャル
層内にはイオ７’ｆＪ人もしくは拡散プロセスによって
Ｐ＋ｌＪ−チ・スルー領域６４が形成された。表面層は
典型として二酸化シリコンである絶縁層６６、多結晶シ
リコンＮ土層６８及び該層上の第２の絶縁層７０を有す
る。Ｎ＋垂直コンフォーマル導電層７２が第１実施例の
場合の様にして図示される様に水平層６８及びＰＮ接合
領域７４の間を接続する様に形成された。ＰＮ接合領域
７４は第１実施例と同じ高温プロセスで作られた。Ｐ＋
ｌＪ−チ・スルー領域６４におけるＮ垂直導電層７２か
らの外方拡散はＮ型ドーパントの量において領域６４の
Ｐ＋碑篭型を克服する程十分ではない。
第１０図の構造体は垂直導電層の上に二酸化シリコン層
７６を形成するために熱酸化される。その代りとして、
二酸化シリコンの様な絶縁層あるいは二酸化シリコンと
他の絶縁材の組合わせのフランケラト化学蒸着を行ない
、続いて異方性リアクティブ・エツチングを１：ｒない
、第１１図に示す様に絶縁被覆体７６を残すプロセスを
用いうる。
Ｎ十領域７４は外因性ベース領域としてね、続される。
外因性ベース領域８０及びエミッタ領域８２は第１１図
の４１任造体を用いてコレクタ・リーチ・スルー領域６
４のドーピングが行なわれないｔ＞Ｎなマスクを施し、
通常のイオン注入あるいは拡散技術によって形成される
。第１実施例の場合の様に、多数の公知の接点金属の１
つあるいは組合せのプランケット金属層（全体を被覆す
る金属層）か構造体の主表面上に４７１着きれる。金属
は第１２図に示す様にエミッタ接点８４、ベース接点８
６及０・コレクタ接点８８を形成すべく通常のリノグラ
フイ及びエツチング技術によってパターン化される。Ｎ
十水平層６８は、第１６図の９０に示される様に、ベー
ス領域及びコレクタ・リーチ・スリー領域間のエツチン
グによって除去され、再酸化される。
デバイスの実施例の水平導電層及び垂直コンフォーマル
導電層の導電率を更に改良するために、」−記実施例に
於る多結晶／リコン層の代りに、ＷＳｉ　　　ＴａＳｉ
　　　ＰｄＳｉ　　　ＰｔＳｉ２等の様な耐２為　　　
　　　２１　　　　　２） 火金夙珪化物あるいは金属珪化物の層及び部層もしくは
多層の多結晶シリコンの組合せからなるいわゆるポリサ
イド（ｐｏｌｙｃｉｄｅ）・フィルムを用いる沖ができ
る。金属珪化物層の厚さは例えは水平導電層について約
１５０ないし５００ナノメータであり、コンフォーマル
４％層について約５０ないし５００ナノメータである。
ポリサイドの厚さは水平導電層については多結晶シリコ
ン約２００ないし４００ナノメータ及び金属珪化物１５
０ないし５００ナノメータであり、コンフォーマル導電
層については多結晶シリコン約５ｏないし２゜Ｏナノメ
ータ及び金属珪化物層５ｏないし２００ナノメータの範
囲である。
以上特足の火ＩＭ例を示したが、ｉ）　Ｎ　Ｐバイポー
ラ・トランジスタの代りにＮＰＮバイポーラ・トランジ
スタを形成するために全ての例に於いて摺２電型を反対
にする事ができる。また、ＰＮ領域はバイポーラ・トラ
ンジスタの一部として形成せず、ＩＣもしくは個別デバ
イスに用いうる他のタイプのデバイスの一部を構成する
事も可能である。その半導体デバイスは他のタイプのデ
バイスを有する広範囲のＩＣに組込む事ができる。例え
ば、横方向Ｐ　Ｎ　Ｐバイポーラ・トランジスタは相補
形バイポーラ回路医おける垂直ＮＰＮバイポーラ・トラ
ンジスタとの組合せにおいて特に有用である。
第１実施例でのべた横方向ＰＮＰプロセスハ、有用なＡ
１；ｌ補形論理ＩＣデバイスを形成する為に、垂直ＮＰ
Ｎバイポーラ俸トランジスタφプロセスに容易に組込む
事かできる。本発明に係る方法及び構造体は単結晶シリ
コン以外の他の半飢一体材わにも過用しうる皇は云う迄
もない。
【図面の簡単な説明】
第１図ないし第４図は超小４（１」の（β・方ｌｉＩ　
Ｐ　Ｎ　Ｐバイポーラ・トランジスタを作る本発明の一
実施例の方法を説明する図、々！５図及び第６図は完全
に包囲された横力向ＰＮＰバイポーラ・トう／ジスータ
構コ告体を説明する図、ε１８７図ないし第９図１は他
の１１；ｌの横方向Ｐ’ＮＰバイポーラ・トランジスタ
構造体を説明する図、第１０図ないし第１６図は垂直Ｐ
ＮＰバイポーラ・デバイスの幅の狭いＰＮ接合領域に対
して電気的接点を設りる他の実施例を説明する図である
。 １０　・・・・Ｐ−単結晶シリコン基板、１２・・・・
Ｎ＋ザブコレクタ領域、 １４・　Ｎ−エピタキシャル層、 １６・・・・・・Ｐ十領域、 １８・・・・・Ｓ　１０２分離領域 ２０・・・・・・絶縁層 ２２・・・・・・多結晶シリコン導電層２４・・・・・
・開口部、 ２６・・・・・・コンフォーマル導電層２８・・・・・
・絶縁層 ６０．６２・・・・・・Ｐ十領域 ３４．３６・・・・接点構造体。 出願人インターナショナル・ビジネス・マシーンズ・コ
ーホし−クヨン代理人　弁理士　　岡　　　１）　　次
　　　生（外１名） マキス アメリカ合衆国ニューヨーク州 ヨークタウン・ハイツ・ヒルト ツブ・ドライブ２６８５番地

Claims (1)

  1. 【特許請求の範囲】 （１）下記構成を有する集積回路構造体。 （イ）分離領域によって他の領域から分離された表面領
    域を有する半導体本体。 （ロ）上記表面領域の少くとも１つに設けられた幅の狭
    いＰＮ接合領域であって、その電気的接点部の幅寸法と
    ほぼ同じ幅寸法をイ］する領域。 （ハ）上記ＰＮ接合領域に対する上記電気的接点部にお
    けるほぼ垂直なコンフォーマル導電層。 に）上記垂直な導電層の端部と電気的に接触し、第１の
    電気的絶縁層によって上６１表面領域から離隔したほぼ
    水平な導電層。 （ホ）」二記水平専電層上に設けた第２の電気的絶縁層
    。 （へ）」二記第２の電気的絶縁層におけるＩｊｒ＋口を
    通して設けた上記水平な導電層に対する電気的接点。 （２）下記工程を含む集積回路構造体の製造方法。 （イ）少くとも表面領域が第１の導電型である半導体本
    体の上記表面領域上に絶縁層を形成する工程。 仲）上記絶縁層」二に導電層を形成する工程。 （ハ）はぼ水平な表面及び垂直な表面を呈する開口を形
    成する様に、上記単結晶半導体本体に達するまで下方に
    上記導電層及び上記絶縁層の領域ヲエッチングする工程
    。 に）上記はぼ水平な表面及び上記はぼ垂直な表面上にコ
    ンフォーマルな導電層を形成する工程。 （ホ）上記水平な表面上のコンフォーマル導電層の水平
    層部分を実質的に除去して上記はぼ垂直な表面及び上記
    半導体本体上に幅の狭い垂直な導電層を形成する様に上
    記コンフォーマル導電層全エツチングする工程。 （へ）上記（ロ）に於て形成した導電層及び上記垂直な
    コンフォーマル導電層の上に絶縁部を形成する工程。 （ト）上記垂直なコンフォーマル導電層から上記半４￥
    体本体内へ第２の導電型のドーパントを拡散させて幅の
    狭いＰＮｇ：合佃域を形成する工程。 （７）上記絶縁部を介して上記導電層に対する電気的接
    点を形成する工程。
JP58109464A 1982-08-06 1983-06-20 集積回路構造体 Pending JPS5934661A (ja)

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