JPS5933542A - デイスプレイ装置 - Google Patents
デイスプレイ装置Info
- Publication number
- JPS5933542A JPS5933542A JP57142849A JP14284982A JPS5933542A JP S5933542 A JPS5933542 A JP S5933542A JP 57142849 A JP57142849 A JP 57142849A JP 14284982 A JP14284982 A JP 14284982A JP S5933542 A JPS5933542 A JP S5933542A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- crt
- circuit
- rfm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、情報処理用ディジタルディスプレイ装置、特
にマイクロプロセッサで制御され、メインメモリ中に画
面バッファを置く方式のディスプレイ装置に関する。
にマイクロプロセッサで制御され、メインメモリ中に画
面バッファを置く方式のディスプレイ装置に関する。
従来、この種のディスプレイ装置では、画面バッファが
メインメモリ中にあることから、制御用プログラムの様
うなルーチンが簡単に画面バッファをアクセスできるの
で、それぞれのルーチンから直接画面を出力するような
プログラム構成にすると、画面出力情報に変換が必要と
なったとき、例えｔｆ、ｌｉｔ字コードをキャラクタジ
ェネレータ用の内部コードに変換する、あるい妹、ノ・
ングルの字素コードからコード列の解析を行ってハング
ル文字を組立てるといったような場合には、すべての画
面バッファ出力部分をすべて見直して変更しなけれはな
らないといった欠点があった。
メインメモリ中にあることから、制御用プログラムの様
うなルーチンが簡単に画面バッファをアクセスできるの
で、それぞれのルーチンから直接画面を出力するような
プログラム構成にすると、画面出力情報に変換が必要と
なったとき、例えｔｆ、ｌｉｔ字コードをキャラクタジ
ェネレータ用の内部コードに変換する、あるい妹、ノ・
ングルの字素コードからコード列の解析を行ってハング
ル文字を組立てるといったような場合には、すべての画
面バッファ出力部分をすべて見直して変更しなけれはな
らないといった欠点があった。
本発明においては、メモリアクセスされたアドレスが指
定された範囲内に入っているかどうかを検出し、範囲内
であれば割込みを発生して、画面バッファ内にテークが
書込まれたことを検知し、割込みプログラムで変換処理
をまとめて行う。
定された範囲内に入っているかどうかを検出し、範囲内
であれば割込みを発生して、画面バッファ内にテークが
書込まれたことを検知し、割込みプログラムで変換処理
をまとめて行う。
次に本発明の一実施例について図面を参照して説明する
。
。
本実施例は、マイクロプロセッサＭＰＵで全体の制御を
行い、ＣＲＴ制御部ｅＲＴｃとして日本電気製μＰＤ３
３０１またはインテル製８２７５１Ｊ８Ｉのような、メ
インメモリＭＭ中にあるリフレッシュメモＩＪＲＦＭの
内容をＤＭＡ動作ＤＭＡにょシ転送して表示を行うタイ
プのものを使用する。
行い、ＣＲＴ制御部ｅＲＴｃとして日本電気製μＰＤ３
３０１またはインテル製８２７５１Ｊ８Ｉのような、メ
インメモリＭＭ中にあるリフレッシュメモＩＪＲＦＭの
内容をＤＭＡ動作ＤＭＡにょシ転送して表示を行うタイ
プのものを使用する。
第１図を参照すると、本発明の一実施例はマイク付プロ
セッサＭＰＵと、マイクロプロセッサのバスＢＵ８に接
続されたＤＭＡ制御回路ＤＭＡＣ。
セッサＭＰＵと、マイクロプロセッサのバスＢＵ８に接
続されたＤＭＡ制御回路ＤＭＡＣ。
メインメモリＭＭ、アドレス比較回路ＣＯＭＰ、 ＣＲ
Ｔ制御部ＣＲＴＣとを含みさらにメインメモリＭＭ中に
はプログラムメモリＰＲＯＧおよヒＩＪ ７ ｖッシュ
メモリＲＦＭを含んでおｊり、ＣＲＴ制御部ＣＲＴＣに
はＣＲＴ表示ユニツ）ＣＲＴが接続されている。
Ｔ制御部ＣＲＴＣとを含みさらにメインメモリＭＭ中に
はプログラムメモリＰＲＯＧおよヒＩＪ ７ ｖッシュ
メモリＲＦＭを含んでおｊり、ＣＲＴ制御部ＣＲＴＣに
はＣＲＴ表示ユニツ）ＣＲＴが接続されている。
第２図はアドレス比較回路ＣＯＭＰの詳細であり、ハイ
リミットレジスタＨＣＲとロウリミットレジスタＬＬＲ
とバスＢＵＳのウチアドレスバスＡＢＵ８がアドレスコ
ンパレータＡＣＯＭＰの入力と１７７ドレスコンバレー
タの出力と制御ハスＣＢＵＳ々かのメモリライト信号Ｍ
ＷがゲートＧＡＴＥの入力となシゲー） ＧＡＴＥの出
力は割込みフリップフロップＩＷＴＦＦの入力にあたえ
られ割込み出力ＩＷＴは制御バスＣＢＬ１８に接続され
ている。
リミットレジスタＨＣＲとロウリミットレジスタＬＬＲ
とバスＢＵＳのウチアドレスバスＡＢＵ８がアドレスコ
ンパレータＡＣＯＭＰの入力と１７７ドレスコンバレー
タの出力と制御ハスＣＢＵＳ々かのメモリライト信号Ｍ
ＷがゲートＧＡＴＥの入力となシゲー） ＧＡＴＥの出
力は割込みフリップフロップＩＷＴＦＦの入力にあたえ
られ割込み出力ＩＷＴは制御バスＣＢＬ１８に接続され
ている。
装置の動作が開始すると、表示のための情報が入ってい
るＲ Ｆ Ｍの内容は常時ＤＭＡＣの制御のもとにＤＭ
Ａによ、９ＣＲＴＣに送られ映像信号に変換されてＣＲ
Ｔに表示されている１、ここでＭＭ中のＰＲＯＧ内に１
込まれている制御グログラムが表示データをＲｌｉ”Ｍ
Ｋ書込むとそれがそのままＣＲＴに表示されることにな
る。制御プログラムはさまざまなルーチンからなシ、そ
れぞれのルーチンから表示動作を行うためには単にＲＦ
Ｍエリヤにデータを書込むだけで良いのでプロクラム中
のいたるととるに表示命令がバラまかれることになる。
るＲ Ｆ Ｍの内容は常時ＤＭＡＣの制御のもとにＤＭ
Ａによ、９ＣＲＴＣに送られ映像信号に変換されてＣＲ
Ｔに表示されている１、ここでＭＭ中のＰＲＯＧ内に１
込まれている制御グログラムが表示データをＲｌｉ”Ｍ
Ｋ書込むとそれがそのままＣＲＴに表示されることにな
る。制御プログラムはさまざまなルーチンからなシ、そ
れぞれのルーチンから表示動作を行うためには単にＲＦ
Ｍエリヤにデータを書込むだけで良いのでプロクラム中
のいたるととるに表示命令がバラまかれることになる。
このような状態になっているとき、ハードウェア仕様変
更、利用者要求等で、表示情報に、−律の変換が必要と
なった場合には、すべての表示命令をさがし出してきて
変更しなければならない。しかしながらＲＦＭのアドレ
スは固定されているので、ＲＦＭのアドレス範囲内にデ
ータが書込まれたことがプログラムでわかれば、まとめ
て変換処理を行うことができる１、このだめの回路がＣ
ＯＭＰである。第２図を参照するとＣＯＭＰの動作は次
のようになる。
更、利用者要求等で、表示情報に、−律の変換が必要と
なった場合には、すべての表示命令をさがし出してきて
変更しなければならない。しかしながらＲＦＭのアドレ
スは固定されているので、ＲＦＭのアドレス範囲内にデ
ータが書込まれたことがプログラムでわかれば、まとめ
て変換処理を行うことができる１、このだめの回路がＣ
ＯＭＰである。第２図を参照するとＣＯＭＰの動作は次
のようになる。
ＨＬＲにはあらかじめＲＦＭのアドレスの上限値をセッ
トしておく。また、ＬＬＨには下限値をセットしておく
。ＡＣＯＭＰはＡＢＵＳからあたえられたアドレス情報
が、ＨＬＲ，ＬＬＨの範囲に入りていることをチェック
する回路で、これは汎用のＩＣ，たとえばＴＩ社製８Ｎ
７４８５等を使用して簡単に構成することができる。Ａ
ＢＬ１８の内容が上記範囲内であシ、かつメモリにデー
タを書込んだことを示すＭＷ倍信号有効であればＯＡ’
ｒＥの出力が有効とな！ＩＩ ＩＮＴＦＦがセットさ
ねてＩＮＴ信号が有効となる。ＩＮＴ信号が有効と力る
と動作中のプログラムは割込み処理に切替わり、ＲＦＭ
中のデータの変換作業を行う。
トしておく。また、ＬＬＨには下限値をセットしておく
。ＡＣＯＭＰはＡＢＵＳからあたえられたアドレス情報
が、ＨＬＲ，ＬＬＨの範囲に入りていることをチェック
する回路で、これは汎用のＩＣ，たとえばＴＩ社製８Ｎ
７４８５等を使用して簡単に構成することができる。Ａ
ＢＬ１８の内容が上記範囲内であシ、かつメモリにデー
タを書込んだことを示すＭＷ倍信号有効であればＯＡ’
ｒＥの出力が有効とな！ＩＩ ＩＮＴＦＦがセットさ
ねてＩＮＴ信号が有効となる。ＩＮＴ信号が有効と力る
と動作中のプログラムは割込み処理に切替わり、ＲＦＭ
中のデータの変換作業を行う。
本発明は以上説明したように、ＲＦＭのアドレス範囲が
アクセスされたことをＨＷ的に検出することによυ、Ｒ
ＦＭデータの変換作業を、従来の制御プログラムを変更
することガしに、１カ所でまとめて行うことができると
いう効果がおる。
アクセスされたことをＨＷ的に検出することによυ、Ｒ
ＦＭデータの変換作業を、従来の制御プログラムを変更
することガしに、１カ所でまとめて行うことができると
いう効果がおる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図のＣＯＭＦ部分の詳細図である。 ＭＰＵ００１１０．メイン。プロセッサ、ＤＭＡＣ、・
・・・・ＤＭＡ制御回路、ＣＯＭＰ・・・・・・アドレ
ス比較回路、悪・・・・・・メインメモリ、ＰＲＯＧ・
・・・・・プログラムメモリ、ＲＦＭ・・・・・・リフ
レッシュメモリ、ＣＲＴＣ・・・・・・ＣＲＴ制御部、
ＣＲＴ・・・・・・ＣＲＴ表示ユニツ） 、ＤＭＡ・・
・・・・ＤＭＡ動作、ＢＵＳ・・・・・・バス、ＨＬＲ
・・・・・・ノ・イリミットレジスタ、ＬＬＲ・・・・
・・ロウリミットレジスタ、ＡＣＯＭＰ・・・・・・ア
ドレスコンパレータ、ＧＡＴＥ・・・・・・ゲート、Ｉ
ＷＴＦＦ・・・・・・割込みＦＦ、 ＡＢＵＳ・・・・
・・アドレスバス、ＣＢＵＳ・・・・・・制御バス、Ｉ
ＮＴ・・・・・・割込み出力、ＭＷ・・・・・・メモリ
ライト信号。 第 ／ 図 Ｌ ２ （２） ３３１
第１図のＣＯＭＦ部分の詳細図である。 ＭＰＵ００１１０．メイン。プロセッサ、ＤＭＡＣ、・
・・・・ＤＭＡ制御回路、ＣＯＭＰ・・・・・・アドレ
ス比較回路、悪・・・・・・メインメモリ、ＰＲＯＧ・
・・・・・プログラムメモリ、ＲＦＭ・・・・・・リフ
レッシュメモリ、ＣＲＴＣ・・・・・・ＣＲＴ制御部、
ＣＲＴ・・・・・・ＣＲＴ表示ユニツ） 、ＤＭＡ・・
・・・・ＤＭＡ動作、ＢＵＳ・・・・・・バス、ＨＬＲ
・・・・・・ノ・イリミットレジスタ、ＬＬＲ・・・・
・・ロウリミットレジスタ、ＡＣＯＭＰ・・・・・・ア
ドレスコンパレータ、ＧＡＴＥ・・・・・・ゲート、Ｉ
ＷＴＦＦ・・・・・・割込みＦＦ、 ＡＢＵＳ・・・・
・・アドレスバス、ＣＢＵＳ・・・・・・制御バス、Ｉ
ＮＴ・・・・・・割込み出力、ＭＷ・・・・・・メモリ
ライト信号。 第 ／ 図 Ｌ ２ （２） ３３１
Claims (1)
- 画面表示情報をたくわり、ているメモリと、前記画面表
示情報をアクセスしてＣＲＴ表示を行うＣＲＴ制御回路
と、アドレス情報をたくわえる複数のレジスタと、該レ
ジスタの内容と前記メモリのアドレス信号を比較し、あ
らかじめ設定しまた栄件になった場合には割込信号を発
生させるアドレス比較回路からなることを特徴とするテ
ィスプレィ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57142849A JPS5933542A (ja) | 1982-08-18 | 1982-08-18 | デイスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57142849A JPS5933542A (ja) | 1982-08-18 | 1982-08-18 | デイスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5933542A true JPS5933542A (ja) | 1984-02-23 |
Family
ID=15325041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57142849A Pending JPS5933542A (ja) | 1982-08-18 | 1982-08-18 | デイスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04324761A (ja) * | 1991-04-24 | 1992-11-13 | Sharp Corp | 画像表示装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5019379U (ja) * | 1973-06-18 | 1975-03-04 | ||
| JPS50153539A (ja) * | 1974-05-29 | 1975-12-10 | ||
| JPS52137948A (en) * | 1976-05-14 | 1977-11-17 | Hitachi Ltd | Test control system of program |
| JPS5333021A (en) * | 1976-09-08 | 1978-03-28 | Nec Corp | Write protective device for memory |
| JPS5472634A (en) * | 1977-11-21 | 1979-06-11 | Sharp Corp | Controlling system for display device |
| JPS5685152A (en) * | 1979-12-13 | 1981-07-11 | Fujitsu Ltd | Display buffer control system |
| JPS57103560A (en) * | 1980-12-19 | 1982-06-28 | Mitsubishi Electric Corp | Stop controller of central processor |
-
1982
- 1982-08-18 JP JP57142849A patent/JPS5933542A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5019379U (ja) * | 1973-06-18 | 1975-03-04 | ||
| JPS50153539A (ja) * | 1974-05-29 | 1975-12-10 | ||
| JPS52137948A (en) * | 1976-05-14 | 1977-11-17 | Hitachi Ltd | Test control system of program |
| JPS5333021A (en) * | 1976-09-08 | 1978-03-28 | Nec Corp | Write protective device for memory |
| JPS5472634A (en) * | 1977-11-21 | 1979-06-11 | Sharp Corp | Controlling system for display device |
| JPS5685152A (en) * | 1979-12-13 | 1981-07-11 | Fujitsu Ltd | Display buffer control system |
| JPS57103560A (en) * | 1980-12-19 | 1982-06-28 | Mitsubishi Electric Corp | Stop controller of central processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04324761A (ja) * | 1991-04-24 | 1992-11-13 | Sharp Corp | 画像表示装置 |
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