JPH054038Y2 - - Google Patents
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- Publication number
- JPH054038Y2 JPH054038Y2 JP1983100002U JP10000283U JPH054038Y2 JP H054038 Y2 JPH054038 Y2 JP H054038Y2 JP 1983100002 U JP1983100002 U JP 1983100002U JP 10000283 U JP10000283 U JP 10000283U JP H054038 Y2 JPH054038 Y2 JP H054038Y2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- cycle
- microprocessor
- instruction fetch
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000006870 function Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 102100028538 Guanylate-binding protein 4 Human genes 0.000 description 1
- 101001058851 Homo sapiens Guanylate-binding protein 4 Proteins 0.000 description 1
- 101100385969 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CYC8 gene Proteins 0.000 description 1
- 101100095978 Schizosaccharomyces pombe (strain 972 / ATCC 24843) psm3 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】
本考案は、マイクロプロセツサアナライザに関
するものであり、詳しくは、データバスのトレー
ス表示の改良に関するものであつて、ある命令の
命令フエツチサイクルとその命令フエツチサイク
ルに従う実行バスサイクルとの間に他の命令の命
令フエツチサイクルの一部を割り込ませるように
構成されるマイクロプロセツサのデータバスの動
きをトレース表示する機能を有するマイクロプロ
セツサアナライザにおいて、各実行バスサイクル
に対応する各先頭命令フエツチサイクルまでの命
令フエツチサイクル数を計数する手段を設け、そ
の計数値を実行バスサイクルのトレース表示と共
に表示するようにし、各実行バスサイクルと命令
フエツチサイクルとの関連を表示画面上で明確に
把握できるようにしたものである。
するものであり、詳しくは、データバスのトレー
ス表示の改良に関するものであつて、ある命令の
命令フエツチサイクルとその命令フエツチサイク
ルに従う実行バスサイクルとの間に他の命令の命
令フエツチサイクルの一部を割り込ませるように
構成されるマイクロプロセツサのデータバスの動
きをトレース表示する機能を有するマイクロプロ
セツサアナライザにおいて、各実行バスサイクル
に対応する各先頭命令フエツチサイクルまでの命
令フエツチサイクル数を計数する手段を設け、そ
の計数値を実行バスサイクルのトレース表示と共
に表示するようにし、各実行バスサイクルと命令
フエツチサイクルとの関連を表示画面上で明確に
把握できるようにしたものである。
マイクロプロセツサアナライザは、マイクロプ
ロセツサ応用機器のソフトウエア及びハードウエ
ア上の不具合を見つけ出して解析するために広く
用いられている。このようなマイクロプロセツサ
アナライザの機能の一つに、解析対象マイクロプ
ロセツサのデータバスのトレース表示がある。
ロセツサ応用機器のソフトウエア及びハードウエ
ア上の不具合を見つけ出して解析するために広く
用いられている。このようなマイクロプロセツサ
アナライザの機能の一つに、解析対象マイクロプ
ロセツサのデータバスのトレース表示がある。
ところで、マイクロプロセツサのデータバスの
動きに着目すると、８ビツト構成（例えばインテ
ル社製8085）では第１図に示すようにある命令の
命令フエツチサイクル（オペコードサイクル，オ
ペランドサイクル）と実行バスサイクルが対にな
つて連続的に変化するように構成されているの
で、そのトレース表示は第２図のようになり、各
実行バスサイクルと命令フエツチサイクルとの関
連を表示画面上で明確に把握することができる。
ところが、16ビツト構成（例えばインテル社製
8086やモトローラ社製68000）では第３図に示す
ようにある命令の命令フエツチサイクルとその命
令フエツチサイクルに従う実行バスサイクルとの
間に他の命令の命令フエツチサイクルの一部を割
り込ませるように構成されているので、そのトレ
ース表示は第４図のようになり、各実行バスサイ
クルと命令フエツチサイクルとの関連を表示画面
上で把握するためには表示内容を解読しなければ
ならず、相当の時間を要することになる。
動きに着目すると、８ビツト構成（例えばインテ
ル社製8085）では第１図に示すようにある命令の
命令フエツチサイクル（オペコードサイクル，オ
ペランドサイクル）と実行バスサイクルが対にな
つて連続的に変化するように構成されているの
で、そのトレース表示は第２図のようになり、各
実行バスサイクルと命令フエツチサイクルとの関
連を表示画面上で明確に把握することができる。
ところが、16ビツト構成（例えばインテル社製
8086やモトローラ社製68000）では第３図に示す
ようにある命令の命令フエツチサイクルとその命
令フエツチサイクルに従う実行バスサイクルとの
間に他の命令の命令フエツチサイクルの一部を割
り込ませるように構成されているので、そのトレ
ース表示は第４図のようになり、各実行バスサイ
クルと命令フエツチサイクルとの関連を表示画面
上で把握するためには表示内容を解読しなければ
ならず、相当の時間を要することになる。
本考案は、このような16ビツト構成のマイクロ
プロセツサのバストレース表示の不便さを解決し
たものであり、各実行バスサイクルに対応する各
先頭命令フエツチサイクルまでの命令フエツチサ
イクル数を計数する手段を設け、その計数値を実
行バスサイクルのトレース表示と共に表示するこ
とを特徴とする。
プロセツサのバストレース表示の不便さを解決し
たものであり、各実行バスサイクルに対応する各
先頭命令フエツチサイクルまでの命令フエツチサ
イクル数を計数する手段を設け、その計数値を実
行バスサイクルのトレース表示と共に表示するこ
とを特徴とする。
以下、図面を用いて詳細に説明する。
第５図は、本考案の一実施例の全体構成を示す
ブロツク図であつて、１は解析対象マイクロプロ
セツサを含むターゲツト（以下Ｔという）、２は
本考案に係るマイクロプロセツサアナライザ（以
下MPAという）である。MPA２は、パーソナル
モジユール（以下PSMという）を介してＴ１と
接続される。PSM３には、各実行バスサイクル
に対応する各先頭命令フエツチサイクルまでの命
令フエツチサイクル数を計数出力する先頭命令指
標作成回路４（以下FIPという）が設けられてい
る。PSM３からはＴ１のアドレス，データ及び
先頭命令指標がそれぞれバスAB，DB，FBを介
してサンプルメモリ（以下SPMという）５に送
出され、これらはSPM５に一時格納される。
CPU６はSPM５に格納された内容を読み出して
それぞれのデータがオペコードかオペランドかデ
ータリードがデータライトかを判断し、ROM７
に格納されている逆アセンブラプログラムに従つ
て逆アセンブルした後CRT８に表示する。そし
て、データリード又はデータライトを表示するの
にあたつては、第６図に示すように先頭命令指標
値も同時に表示するようにする。第６図は、第４
図の表示例の実行バスサイクル“データライト
Ａ”に先頭命令指標として“５”を付加表示する
例を示している。ここで、先頭命令指標“５”
は、前述のように、“データライトＡ”の先頭命
令フエツチサイクル“オペコードＡ”までの命令
フエツチサイクル数が“５”であることを示して
いる。従つて、本実施例の場合、実行バスサイク
ル“データライトＡ”から命令フエツチサイクル
を５個遡ることにより実行バスサイクル“データ
ライトＡ”に対応した先頭命令フエツチサイクル
“オペコードＡ”を見出すことができる。
ブロツク図であつて、１は解析対象マイクロプロ
セツサを含むターゲツト（以下Ｔという）、２は
本考案に係るマイクロプロセツサアナライザ（以
下MPAという）である。MPA２は、パーソナル
モジユール（以下PSMという）を介してＴ１と
接続される。PSM３には、各実行バスサイクル
に対応する各先頭命令フエツチサイクルまでの命
令フエツチサイクル数を計数出力する先頭命令指
標作成回路４（以下FIPという）が設けられてい
る。PSM３からはＴ１のアドレス，データ及び
先頭命令指標がそれぞれバスAB，DB，FBを介
してサンプルメモリ（以下SPMという）５に送
出され、これらはSPM５に一時格納される。
CPU６はSPM５に格納された内容を読み出して
それぞれのデータがオペコードかオペランドかデ
ータリードがデータライトかを判断し、ROM７
に格納されている逆アセンブラプログラムに従つ
て逆アセンブルした後CRT８に表示する。そし
て、データリード又はデータライトを表示するの
にあたつては、第６図に示すように先頭命令指標
値も同時に表示するようにする。第６図は、第４
図の表示例の実行バスサイクル“データライト
Ａ”に先頭命令指標として“５”を付加表示する
例を示している。ここで、先頭命令指標“５”
は、前述のように、“データライトＡ”の先頭命
令フエツチサイクル“オペコードＡ”までの命令
フエツチサイクル数が“５”であることを示して
いる。従つて、本実施例の場合、実行バスサイク
ル“データライトＡ”から命令フエツチサイクル
を５個遡ることにより実行バスサイクル“データ
ライトＡ”に対応した先頭命令フエツチサイクル
“オペコードＡ”を見出すことができる。
第７図は、第５図におけるFIP４の具体例を示
すブロツク図であつて、４１はプリフエツチされ
たオペコードサイクルを実行バスサイクルの先頭
に並びかえるためのキユー（Queue）回路（以下
Ｑという）、４２はオペコードを所定のバスサイ
クル数に変換する機能を有する変換ROM（以下
CNVという）、４３はコンパレータ（以下CMP
という）、４４はバスサイクル毎に１回送出され
るクロツクCLKを計数するバスサイクルカウン
タ（以下BCTRという）、４５はＴから送出され
るステータス信号に従つてバスサイクル毎のプロ
グラムの種別を表わす信号SPを送出するプログラ
ム参照信号発生回路（以下PRという）、４６は遅
延素子、４７はインバータ、４８はデータバスが
命令フエツチサイクルに時にCLKを計数する先
頭命令指標カウンタ（以下FCTRという）であ
る。
すブロツク図であつて、４１はプリフエツチされ
たオペコードサイクルを実行バスサイクルの先頭
に並びかえるためのキユー（Queue）回路（以下
Ｑという）、４２はオペコードを所定のバスサイ
クル数に変換する機能を有する変換ROM（以下
CNVという）、４３はコンパレータ（以下CMP
という）、４４はバスサイクル毎に１回送出され
るクロツクCLKを計数するバスサイクルカウン
タ（以下BCTRという）、４５はＴから送出され
るステータス信号に従つてバスサイクル毎のプロ
グラムの種別を表わす信号SPを送出するプログラ
ム参照信号発生回路（以下PRという）、４６は遅
延素子、４７はインバータ、４８はデータバスが
命令フエツチサイクルに時にCLKを計数する先
頭命令指標カウンタ（以下FCTRという）であ
る。
CMP４３には、CNV４２の出力が加えられる
と共にBCTR４４の出力BOが加えられ、両者が
一致した場合に一致信号SCをBCTR４８に送出
する。BCTR４４は、前述のようにバスサイク
ル毎に１個ずつCLKを計数し、CMP４３から送
出される一致信号SCにより初期化される。FCTR
４８は、前述のようにPR４５から送出され信号
SPが命令フエツチサイクルを表わしている場合に
のみCLKを１個ずつ計数し、CMP４３から送出
されつ一致信号SCにより初期化される。
と共にBCTR４４の出力BOが加えられ、両者が
一致した場合に一致信号SCをBCTR４８に送出
する。BCTR４４は、前述のようにバスサイク
ル毎に１個ずつCLKを計数し、CMP４３から送
出される一致信号SCにより初期化される。FCTR
４８は、前述のようにPR４５から送出され信号
SPが命令フエツチサイクルを表わしている場合に
のみCLKを１個ずつ計数し、CMP４３から送出
されつ一致信号SCにより初期化される。
このように構成される回路の動作について、第
８図のタイムチヤートを用いて説明する。
８図のタイムチヤートを用いて説明する。
まず、CMV４２からは、オペコードを所定の
バスサイクル数に変換した値が送出される。すな
わち、オペコード“１３FC”の場合にはバスサ
イクル数５から１を引いた値“４”が送出され
る。一方、BCTR４４の初期値は“Ｏ”に設定
され、FCTR４８に初期値は“２”に設定されて
いる。これにより、本実施例の場合、BCTR４
４は０から４まで各バスサイクル毎にカウントア
ツプすることになり、FCTR４８は２から５まで
各命令フエツチサイクル毎にカウントアツプする
ことになる。そして、BCTR４４の計数値が
“４”になると一致信号SCがCMP４３から送出さ
れ、BCTR４４及びFCTR４８はそれぞれの値に
初期化される。すなわち、一致信号SCは、実行サ
イクル区切りを表わすことになる。
バスサイクル数に変換した値が送出される。すな
わち、オペコード“１３FC”の場合にはバスサ
イクル数５から１を引いた値“４”が送出され
る。一方、BCTR４４の初期値は“Ｏ”に設定
され、FCTR４８に初期値は“２”に設定されて
いる。これにより、本実施例の場合、BCTR４
４は０から４まで各バスサイクル毎にカウントア
ツプすることになり、FCTR４８は２から５まで
各命令フエツチサイクル毎にカウントアツプする
ことになる。そして、BCTR４４の計数値が
“４”になると一致信号SCがCMP４３から送出さ
れ、BCTR４４及びFCTR４８はそれぞれの値に
初期化される。すなわち、一致信号SCは、実行サ
イクル区切りを表わすことになる。
このようにしてFCTR４８から送出される計数
値FOは第５図に示すようにFBを介してSPM５に
加えられ、前述のような表示処理が行われること
になる。
値FOは第５図に示すようにFBを介してSPM５に
加えられ、前述のような表示処理が行われること
になる。
なお、CRT８としてカラーCRTを用いる場合
には、同一の先頭命令指標値を持つ実行バスサイ
クルを共通の色で表示することもでき、より簡単
に状態を把握できることになる。
には、同一の先頭命令指標値を持つ実行バスサイ
クルを共通の色で表示することもでき、より簡単
に状態を把握できることになる。
以上説明したように、本考案によれば、データ
バスの状態を明確に把握できるトレース表示が実
現でき、実用上の効果は大きい。
バスの状態を明確に把握できるトレース表示が実
現でき、実用上の効果は大きい。
第１図は８ビツト構成のデータバスの状態説明
図、第２図は第１図のトレース表示例図、第３図
は16ビツト構成のデータバスの状態説明図、第４
図は第３図のトレース表示例図、第５図は本考案
の一実施例の全体構成を示すブロツク図、第６図
は本考案に係るトレース表示例図、第７図は第５
図におけるFIPの具体例を示すブロツク図、第８
図は第７図の動作を説明するタイムチヤートであ
る。 ３……パーソナルモジユール（PSM）、４……
先頭命令指標作成回路（FIP）、５……サンプル
メモリ（SPM）、６……CPU、７……ROM、８
……CRT。
図、第２図は第１図のトレース表示例図、第３図
は16ビツト構成のデータバスの状態説明図、第４
図は第３図のトレース表示例図、第５図は本考案
の一実施例の全体構成を示すブロツク図、第６図
は本考案に係るトレース表示例図、第７図は第５
図におけるFIPの具体例を示すブロツク図、第８
図は第７図の動作を説明するタイムチヤートであ
る。 ３……パーソナルモジユール（PSM）、４……
先頭命令指標作成回路（FIP）、５……サンプル
メモリ（SPM）、６……CPU、７……ROM、８
……CRT。
Claims (1)
- 【実用新案登録請求の範囲】 ある命令の命令フエツチサイクルとその命令フ
エツチサイクルに従う実行バスサイクルとの間に
他の命令の命令フエツチサイクルの一部を割り込
ませるように構成されるマイクロプロセツサのデ
ータバスの動きをトレース表示する機能を有する
マイクロプロセツサアナライザにおいて、 表示部と、 逆アセンブラプログラムを格納したメモリと、 解析対象マイクロプロセツサから出力される各
実行バスサイクルに対応する各先頭命令フエツチ
サイクルまでの命令フエツチサイクル数を計数し
て出力する先頭命令指標作成手段と、 解析対象マイクロプロセツサのアドレス，デー
タおよび先頭命令指標を一時格納するメモリと、 このメモリに格納された内容を読み出してそれ
ぞれのデータを判断し、逆アセンブラプログラム
に従つて逆アセンブルした後表示部に表示するマ
イクロプロセツサとを設け、 データリード又はデータライトの表示にあたつ
て先頭命令指標値も同時に表示することを特徴と
するマイクロプロセツサアナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10000283U JPS607080U (ja) | 1983-06-28 | 1983-06-28 | マイクロプロセツサアナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10000283U JPS607080U (ja) | 1983-06-28 | 1983-06-28 | マイクロプロセツサアナライザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607080U JPS607080U (ja) | 1985-01-18 |
| JPH054038Y2 true JPH054038Y2 (ja) | 1993-02-01 |
Family
ID=30236753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10000283U Granted JPS607080U (ja) | 1983-06-28 | 1983-06-28 | マイクロプロセツサアナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607080U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5376509B2 (ja) * | 2009-03-16 | 2013-12-25 | スパンション エルエルシー | 実行履歴トレース方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696339A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Data processing system |
-
1983
- 1983-06-28 JP JP10000283U patent/JPS607080U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696339A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Data processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS607080U (ja) | 1985-01-18 |
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