JPH02230354A - プログラマブルハードウェア情報設定回路 - Google Patents
プログラマブルハードウェア情報設定回路Info
- Publication number
- JPH02230354A JPH02230354A JP5116389A JP5116389A JPH02230354A JP H02230354 A JPH02230354 A JP H02230354A JP 5116389 A JP5116389 A JP 5116389A JP 5116389 A JP5116389 A JP 5116389A JP H02230354 A JPH02230354 A JP H02230354A
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- 230000002093 peripheral effect Effects 0.000 claims description 10
- 230000006870 function Effects 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101150065817 ROM2 gene Proteins 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラマブルハードウエア情報設定回路に関
し、特にパーソナルコンピュータのハードウェアの自動
セットアップの為のプログラマブルハードウェア情報設
定回路に関する．〔従来の技術〕 従来、この種のパーソナルコンピュータの情報設定では
、周辺入出力装置（以下周辺Ｉ／Ｏという》およびメモ
リは固定化されたＩ／Ｏアドレス，メモリアドレス，割
込チャンネル．ＤＭＡチャンネルなどを通して制御され
ており、可変が必要な場合はあらかじめ備えているスイ
ッチの設定により行っていた． 〔発明が解決しようとする課題〕 上述した従来のパーソナルコンピュータのハードウェア
は、周辺Ｉ／Ｏおよびメモリに対し、固定化されたＩ／
Ｏアドレス，メモリアドレス，割込チャンネル，ＤＭＡ
チャンネルなどを通して制御されており、ハードウェア
の可変を必要な場合には、スイッチの設定を利用者が行
う為、設定に時間を要するばかりでなく、設定ミスによ
る障害を発生するという欠点があった。
し、特にパーソナルコンピュータのハードウェアの自動
セットアップの為のプログラマブルハードウェア情報設
定回路に関する．〔従来の技術〕 従来、この種のパーソナルコンピュータの情報設定では
、周辺入出力装置（以下周辺Ｉ／Ｏという》およびメモ
リは固定化されたＩ／Ｏアドレス，メモリアドレス，割
込チャンネル．ＤＭＡチャンネルなどを通して制御され
ており、可変が必要な場合はあらかじめ備えているスイ
ッチの設定により行っていた． 〔発明が解決しようとする課題〕 上述した従来のパーソナルコンピュータのハードウェア
は、周辺Ｉ／Ｏおよびメモリに対し、固定化されたＩ／
Ｏアドレス，メモリアドレス，割込チャンネル，ＤＭＡ
チャンネルなどを通して制御されており、ハードウェア
の可変を必要な場合には、スイッチの設定を利用者が行
う為、設定に時間を要するばかりでなく、設定ミスによ
る障害を発生するという欠点があった。
本発明のプログラマブルハードウェア情報設定回路は、
パーソナルコンピュータを構成する周辺入出力装置とメ
モリとを機能単位ごとに制御する複数個のブロックと、
前記ブロックを制御するＣＰＵと、前記ＣＰＵの作動内
容に前記ブロックの制御にかかる設定値を含めて格納し
たシステムＲＯＭとを備えて構成される。
パーソナルコンピュータを構成する周辺入出力装置とメ
モリとを機能単位ごとに制御する複数個のブロックと、
前記ブロックを制御するＣＰＵと、前記ＣＰＵの作動内
容に前記ブロックの制御にかかる設定値を含めて格納し
たシステムＲＯＭとを備えて構成される。
次に、本発明について図面を参照して説明する．
第１図は本発明の一実施例の構成を示すブロック図、第
２図および第３図は本実施例のうちブロックの内部構成
を示す図である． 第１図を参照すると、本発明の一実施例はＣＰＵ１とシ
ステムＲＯＭ２と、機能単位に分割された複数のブロッ
ク３Ａ〜３Ｎにて構成される．そしてブロック３Ａ〜３
ＮにはメモリやＩ／Ｏ装置などからなる外部装置１４Ａ
−．−１４Ｎが接続される．各ブロックのうち、メモリ
を外部装置とする場合はその内容が第２図に示され、固
定Ｉ／Ｏ装置を外部装置とする場合はその内容が第３図
に示されている． メモリを外部装置とする場合のブロックは、第２図を見
るに機能ブロック判別回路４と、実装位置判別回路５と
、Ｉ／Ｏアドレスレジスタ６と、メモリアドレスレジス
タ７と、メモリ制御回路１０とを備えている。また、周
辺Ｉ／Ｏ装置を外部装置とする場合のブロックは、第３
図を見るに第２図と比べて割込チャンネルレジスタ８と
、ＤＭＡチャンネルレジスタ９と、周辺Ｉ／Ｏ制御回路
１１とが追加され、メモリアドレスレジスタ７と、メモ
リ制御回路１０とが削除されている。
２図および第３図は本実施例のうちブロックの内部構成
を示す図である． 第１図を参照すると、本発明の一実施例はＣＰＵ１とシ
ステムＲＯＭ２と、機能単位に分割された複数のブロッ
ク３Ａ〜３Ｎにて構成される．そしてブロック３Ａ〜３
ＮにはメモリやＩ／Ｏ装置などからなる外部装置１４Ａ
−．−１４Ｎが接続される．各ブロックのうち、メモリ
を外部装置とする場合はその内容が第２図に示され、固
定Ｉ／Ｏ装置を外部装置とする場合はその内容が第３図
に示されている． メモリを外部装置とする場合のブロックは、第２図を見
るに機能ブロック判別回路４と、実装位置判別回路５と
、Ｉ／Ｏアドレスレジスタ６と、メモリアドレスレジス
タ７と、メモリ制御回路１０とを備えている。また、周
辺Ｉ／Ｏ装置を外部装置とする場合のブロックは、第３
図を見るに第２図と比べて割込チャンネルレジスタ８と
、ＤＭＡチャンネルレジスタ９と、周辺Ｉ／Ｏ制御回路
１１とが追加され、メモリアドレスレジスタ７と、メモ
リ制御回路１０とが削除されている。
このような構成の本発明の実施例では、各ブロックは、
ブロックの機能を意味する機能コードと、同一ブロック
が同一装置上に複数個存在することを可能とする為にブ
ロックの実装される位置を示す実装位置コードとを持っ
ている． なお、メモリを外部装置とする場合（第２図）では、メ
モリアドレスレジスタ７は、ＣＰＵＩよりのメモリアク
セスの有効となるメモリアドレスの範囲を指定するレジ
スタである。
ブロックの機能を意味する機能コードと、同一ブロック
が同一装置上に複数個存在することを可能とする為にブ
ロックの実装される位置を示す実装位置コードとを持っ
ている． なお、メモリを外部装置とする場合（第２図）では、メ
モリアドレスレジスタ７は、ＣＰＵＩよりのメモリアク
セスの有効となるメモリアドレスの範囲を指定するレジ
スタである。
さらに、周辺Ｉ／Ｏ装置とする場合（第３図）では、Ｉ
／Ｏアドレスレジスタ６は、ＣＰＵＩよりのＩ／Ｏアク
セスの有効となるＩ／Ｏアドレスの範囲を指定するレジ
スタであり、割込チャンネルレジスタ８は、周辺Ｉ／Ｏ
制御回路１１よりの割込要求を行うチャンネルを指定す
るレジスタである．また、ＤＭＡチャンネルレジスタ９
は、周辺Ｉ／Ｏ制御回路１１よりのＤＭＡ要求を行うチ
ャンネルを指定するレジスタである． 次に本実施例における動作について以下に説明する．装
置の電源が投入されるとシステムＲＯＭ２のプログラム
に従い、ＣＰＵＩが動作を開始してブロック３Ａ〜３Ｎ
の設定を行う為、ブロック３Ａ〜３Ｎに対し機能コード
の実装位置コードの出力を行う．この時、ＣＰＵＩより
出力された機能コードと実装位置コードとが、装置に接
続される１個のブロックの機能コードと実装位置コード
と一致した場合には、機能コード判別回路４と実装位置
判別回路５とにより検出を行い、ＣＰＵ １よりのその
ブロックに対する参照符号６〜１０の各レジスタに対す
るアクセスを可能とし、そのブロックをＣＰＵＩより選
択された状態とする。
／Ｏアドレスレジスタ６は、ＣＰＵＩよりのＩ／Ｏアク
セスの有効となるＩ／Ｏアドレスの範囲を指定するレジ
スタであり、割込チャンネルレジスタ８は、周辺Ｉ／Ｏ
制御回路１１よりの割込要求を行うチャンネルを指定す
るレジスタである．また、ＤＭＡチャンネルレジスタ９
は、周辺Ｉ／Ｏ制御回路１１よりのＤＭＡ要求を行うチ
ャンネルを指定するレジスタである． 次に本実施例における動作について以下に説明する．装
置の電源が投入されるとシステムＲＯＭ２のプログラム
に従い、ＣＰＵＩが動作を開始してブロック３Ａ〜３Ｎ
の設定を行う為、ブロック３Ａ〜３Ｎに対し機能コード
の実装位置コードの出力を行う．この時、ＣＰＵＩより
出力された機能コードと実装位置コードとが、装置に接
続される１個のブロックの機能コードと実装位置コード
と一致した場合には、機能コード判別回路４と実装位置
判別回路５とにより検出を行い、ＣＰＵ １よりのその
ブロックに対する参照符号６〜１０の各レジスタに対す
るアクセスを可能とし、そのブロックをＣＰＵＩより選
択された状態とする。
次に選択されたブロックに対するＩ／Ｏアドレスレジス
タ６，メモリアドレスレジスタ７，割込チャンネルレジ
スタ８，ＤＭＡチャンネルレジスタ９の設定をシステム
ＲＯＭ２のプログラムに従いＣＰＵＩが実行する．この
動作は接続される全ブロックに対して行われる。
タ６，メモリアドレスレジスタ７，割込チャンネルレジ
スタ８，ＤＭＡチャンネルレジスタ９の設定をシステム
ＲＯＭ２のプログラムに従いＣＰＵＩが実行する．この
動作は接続される全ブロックに対して行われる。
また、同一機能のブロックが複数個存在する場合には、
実装位置コード別にそれぞれのブロックに対し違った設
定を行うことができる。
実装位置コード別にそれぞれのブロックに対し違った設
定を行うことができる。
以上説明したように本発明は、パーソナルコンピュータ
の自動セットアップ用プログラマブルハードウエア情報
設定回路を有することにより、プログラムによりハード
ウェアを自由に構成できるので、ソフトウェアによるハ
ードウェアの自動的なセットアップを可能とするという
効果がある。
の自動セットアップ用プログラマブルハードウエア情報
設定回路を有することにより、プログラムによりハード
ウェアを自由に構成できるので、ソフトウェアによるハ
ードウェアの自動的なセットアップを可能とするという
効果がある。
第１図は本発明の一実施例の構成を示すプロック図であ
る．第２図および第３図は本実施例のうちブロックの内
部構成を示す図。 １・・・ＣＰＵ、２・・・システムＲＯＭ、３Ａ〜３Ｎ
・・・ブロック、４・・・機能コード判別回路、５・・
・実装位置判別回路、６・・・Ｉ／Ｏアドレスレジスタ
、７・・・メモリアドレスレジスタ、８・・・割込チャ
ンネルレジスタ、９・・・ＤＭＡチャンネルレジスタ、
１０・・・メモリ制御回路、１１・・・周辺Ｉ／Ｏ制御
回路、１４Ａ〜１４Ｎ・・・外部装置。
る．第２図および第３図は本実施例のうちブロックの内
部構成を示す図。 １・・・ＣＰＵ、２・・・システムＲＯＭ、３Ａ〜３Ｎ
・・・ブロック、４・・・機能コード判別回路、５・・
・実装位置判別回路、６・・・Ｉ／Ｏアドレスレジスタ
、７・・・メモリアドレスレジスタ、８・・・割込チャ
ンネルレジスタ、９・・・ＤＭＡチャンネルレジスタ、
１０・・・メモリ制御回路、１１・・・周辺Ｉ／Ｏ制御
回路、１４Ａ〜１４Ｎ・・・外部装置。
Claims (1)
- パーソナルコンピュータを構成する周辺入出力装置とメ
モリとを機能単位ごとに制御する複数個のブロックと、
前記ブロックを制御するＣＰＵと、前記ＣＰＵの作動内
容に前記ブロックの制御にかかる設定値を含めて格納し
たシステムＲＯＭとを備えて成ることを特徴とするプロ
グラマブルハードウェア情報設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5116389A JPH02230354A (ja) | 1989-03-02 | 1989-03-02 | プログラマブルハードウェア情報設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5116389A JPH02230354A (ja) | 1989-03-02 | 1989-03-02 | プログラマブルハードウェア情報設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02230354A true JPH02230354A (ja) | 1990-09-12 |
Family
ID=12879157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5116389A Pending JPH02230354A (ja) | 1989-03-02 | 1989-03-02 | プログラマブルハードウェア情報設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02230354A (ja) |
-
1989
- 1989-03-02 JP JP5116389A patent/JPH02230354A/ja active Pending
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