JPS5932060B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は、バイポーラ型半導体集積回路の製造方法に関
する。

バイポーラ型集積回路の製造工程において、通常エミッ
ター形式に、表面濃度のコントロール、結晶性などの点
からドープドオキサイド膜からの不純物拡散を行なつて
いる。

工程数の低減などからこの膜をパッシベーション膜に使
用する場合、ベースコンタクト部の配線（普通Ａｔ配線
）の段切れが発生しやすい。特に個々のトランジスタ形
状が小さくなわ、より高集積度化するにつれて顕著とな
る。第１図ａ−ｂはこのような従来の製造方法の各工程
を示すものである。

同図ａにおいて、１はＰ型シリコン基板、２はＮ＋型埋
込み層、３はＮ型エピタキシャル層、４はＰ型エミッタ
領域、５はＮ＋型エミッタ領域、９はＭ−型コレクタ領
域、６は部分的にエッチング除去された熱酸化膜、１は
ドープトオキサィド膜である。これらが形成された後、
同図ｂに示すようにドープトオキサイド膜Ｔ及び熱酸化
膜６を部分的にエッチング除去しコンタクトホール１０
を設ける。そして同図ｃに示すようにアルミニウム８を
蒸着して配線を行なう。上記工程をさらに詳しく示した
のが第２図ａ〜ｄである。

第１図ａに示すように２層の酸化膜６、Ｔを形成した後
、第２図ａのようにレジスト１１形成しパターン化し、
ＨＦ系のエッチング液で工ツチングすると第２図ｂに示
すようにドープトオキサイド膜７が垂直あるいはややオ
ーバーハングになるようにエツチングされる。その後熱
酸化膜６は第２図ＥＶＣ示すように傾斜してエツチング
され、さらに第２図ｄに示すようにアルミニウム８を蒸
着して配線が完成する。ところで、バィボーラ型集積回
路の製造工程でのエミツノ一５形成に使用するドープド
オキサイド膜７は、拡散の値ρＳ，ｘｊのバラツキを最
小限ＶＣ訃さえるため比較的厚くしなければならない。

特にこの膜をパツシベーシヨン膜として使用する場合、
０ｕｔ拡散を防止するためのアンドープオキサイド膜を
使用出来ないのでより厚くしなければならない。この場
合、第２図に示したように、ドープドオキサイド膜７と
酸什膜６の２層構造をＨＦ系のエツチング液でエツチン
グするとドープドオキサイド膜７が垂直かややオーバー
ハングになわやすい。このドーブドオキサイド膜７が厚
くなればより配線（普通Ａｔ配線８）の段切れが発生し
やすくなわ、コンノタトホール１０の形状が小さくなれ
ばより顕著になる。そこでエミツメースランピング（不
純物熱拡散）後に一部ドープドオキサイド膜７をエツチ
オフすれば段切れが緩和されるが、エミツノ配線（又は
コレクター配線）とＳｉ基板１とがシヨートするかリー
ク霜流が大きくなつてしまう。本発明は上記の欠点を鑑
みてなされたもので、エミツメスランピング後にエミツ
ノスランピング温度よシ低温で酸化を行いトランジスタ
上に他よシも比較的厚い酸化膜をつけ、シリコン基板上
の酸化膜の段差を改善し、あわせて、最上部のドープド
オキサイド膜を｛エツチオフし、配線することによりベ
ースコンノクト部の段切れを防止させた半導体集積回路
の製造方法を提供するものである。

以上本発明の詳細を図面を参照しながら説明する。

第４図は酸化時間と酸化膜厚の関係を示すもので、実線
は▼型シリコン層（Ｃｓ＝４×１０２０／ｃ禮±に形成
する場合、破線はＮ型シリコン層（Ｃｓ−１０１６／Ｃ
ｄ）上に形成する場合である。

酸化温度は、直線１，２が１０００℃、直線３，４が９
００℃直線５，６が８００℃、直線７，８が７００℃で
ある。酸素ガス温度は９５０℃であつた。′一般にエミ
ッタ部の表面濃度は、バイポーラ型集積回路では、通常
Ｃｓ＝１０２０／Ｃｄ〜１０２／Ｃｄとかなわ高濃度で
ある。

第４図かられかるように酸化速度は、ｎ＋型層士とｎ型
層上とでは異なり、これは酸化温度をさげた場合、特に
極端に異なる。即へ ９００℃以下【なると３〜４倍程
度ｎ＋上の方が早い。エミツタ形成後ＶＣ．９ＯＯ℃以
下の温度でスチーム酸化を実施すると、フイールド部分
などは、酸化膜の増加が訃さえられ、あわせて温度が低
いのでエミツノ一の拡散が卦さえられるので、βの増加
も訃さえられ、ｎ＋型層上だけがかなＤの厚さの酸化膜
を成長させることができるＳｉ基板上の酸化膜の段差が
改善できる。しかもドープドオキサイド膜とエミツｌ部
との間に酸化膜が成長したため、ドープドオキサイド膜
を一部エツチオフすることが出来、この膜をパツシベー
シヨン膜と使用することができる。そして、ベースコン
汐クト部の形状が改善されるため配線の段切れがなくな
る。ドープドオキサイド膜をパツシベーシヨン膜として
用いない場合には、ドーブドオキサィト震をエツチオフ
した後この士にパツシベーシヨ巧莫をデポジツトする。

使用されるＰＳＧ膜は、ＰＳＧの分極、配線を溶断させ
ないためにもそのＰ濃度を１０２１／Ｃｄ以下にする必
要がある。このＰＳＧ膜はＳｉ基板士にすでに熱酸化膜
があるので比較的膜厚が薄くて済み、ベースのコンタク
トホール部の段切れは、発生しにくい。つまり単にドー
プドオキサイド膜をエツチオフし、あらたにパツシベー
シヨン膜をデポジツトしただけでは、エミッター配線と
Ｓｉ基板とのシヨートやリークを防止するためにパツシ
ベーシヨン膜をあつくつけなければならないので、ベー
スコンタクトホール部の段切れは、発生しやすくなる。
次に、Ｐｇｅｔｔｅｒ等をしたあとで通常のコンタクト
ホールの穴あけを実施して、配線する。

第３図は本発明方法の一実施例に卦ける各程を示して訃
り、第１図と同一部分は同―符号で示されている。同図
ａに示すように２層の酸化膜６，７を形成し、ドープド
オキサイド膜７からの不純物の拡散によりエミツノ領域
５を形成する。

その後、水蒸気中９００℃以下で酸化を行ない酸化膜６
，７を成長させ（同図ｂ）、さらにドーブドオキサイド
膜７をＨＦ系エツチング液で一部除去し肉薄にする（同
図ｃ）。そして図示しないレジストマスクを設けパター
ン化し、酸化膜６，７を部分的に除去し（同図ｄ）、ア
ルミニウム８配線を施す（同図ｅ）。このような本発明
はＬ２Ｌ（ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉＯｎＬ
Ｏｇｉｃ）Ｖｃ．適したものとなる。

この場合、第３図の５はコレクノ領域となる。以上のご
とく本発明は、Ｓｉ基板土の酸化膜の段差を小さくし、
ベースコンノタト部の段切れも防止できるので、バイポ
ーラ型集積回路をより高集積度化させることが可能とな
る。

【図面の簡単な説明】 第１図ａ−ｃは従来の半導体装置の製造力法に訃ける各
工程を示す断面図、第２図ａ−ｄは第１図の工程を更に
詳細に説明するための断面図、第３図は本発明の一実施
例に訃ける各工程を示す断面図、第４図は酸化時間と酸
化速度の関係を示す特性図である。 １・・・・・・シリコン基板、４・・・・・・ベース領
域、５・・・・・・エミッタ領域、９・・・・・・コレ
クｌ領域、６・・・・・・熱酸化膜、７・・・・・・ド
ープドオキサィド膜．８・・・・・・アルミニウム。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板上にベース領域を形成後表面に第１の酸
   化膜を形成し、これを部分的に除去する工程と、前記第
   １の酸化膜上に不純物がドープされた第２の酸化膜を形
   成し前記不純物の拡散によりエミッタ及びコレクタの少
   なくとも一方を形成する工程と、さらに熱酸化を行なう
   工程と、前記第２の酸化膜をエッチングして厚さを薄く
   する工程と、前記第１及び第２酸化膜を部分的に除去し
   前記エミッタ及びコレクタの少なくとも一方を露出させ
   る工程と、導電膜を形成し、さらにエッチングによりパ
   ターン化し配線を行なう工程とを具備した半導体装置の
   製造方法。 ２ 前記第１及び第２の酸化膜を部分的に除去するエッ
   チング液はＨＦ系であることを特徴とする特許請求の範
   囲第１項に記載した半導体装置の製造方法。 ３ 前記熱酸化温度は、前記エミッタ及びコレクタの少
   なくとも一方のスランピング温度より低いことを特徴と
   する特許請求の範囲第１項に記載した半導体装置の製造
   方法。 ４ 前記第２の酸化膜をパッシベーション膜として用い
   たことを特徴とする特許請求の範囲第１項に記載した半
   導体装置の製造方法。 ５ 前記第２の酸化膜のエッチング後パッシベーション
   膜を形成することを特徴とする特許請求の範囲第１項に
   記載した半導体装置の製造方法。