JPS5931068A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS5931068A JPS5931068A JP14135482A JP14135482A JPS5931068A JP S5931068 A JPS5931068 A JP S5931068A JP 14135482 A JP14135482 A JP 14135482A JP 14135482 A JP14135482 A JP 14135482A JP S5931068 A JPS5931068 A JP S5931068A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は薄膜半導体を基板として用いたＭＯ８型電界効
果トランジスタを構成要素とする半導体集積回路に関し
、薄膜半導体上に形成される酸化膜の形成方法に関する
。
果トランジスタを構成要素とする半導体集積回路に関し
、薄膜半導体上に形成される酸化膜の形成方法に関する
。
アモルファス薄膜半導体や多結晶薄膜半導体を基板とし
て用いたＭＯ８ｉ界効果トランジスタの研究開発がさか
んにおこなわれている。それは、薄膜ＭＯ８型電界効果
トランジスタを構成要素とする半導体集積回路装置が実
現可能となると、種々の大きなメリットが出てくるから
である。たとえば、大巾なコストダウンが期待できるの
と、大型の工０及び多層構造のＩＣ等が実現して、工０
の大きな応用範囲がうまれる。
て用いたＭＯ８ｉ界効果トランジスタの研究開発がさか
んにおこなわれている。それは、薄膜ＭＯ８型電界効果
トランジスタを構成要素とする半導体集積回路装置が実
現可能となると、種々の大きなメリットが出てくるから
である。たとえば、大巾なコストダウンが期待できるの
と、大型の工０及び多層構造のＩＣ等が実現して、工０
の大きな応用範囲がうまれる。
現在、いたる所で研究開発されつつあるこの薄膜ＭＯ８
［界効釆トランジスタ及び集積回路装置にも大きな問題
点がいくつか存在する。
［界効釆トランジスタ及び集積回路装置にも大きな問題
点がいくつか存在する。
その大きな問題の中に、ゲート膜耐圧低下の問題やリー
ク電流の増大の問題、スレッショルド電圧を作用するス
テイトの問題、それに酸化膜中への電荷の注入問題等が
あり、特性上。信頼性上安定した量産ができない状態に
ある。
ク電流の増大の問題、スレッショルド電圧を作用するス
テイトの問題、それに酸化膜中への電荷の注入問題等が
あり、特性上。信頼性上安定した量産ができない状態に
ある。
従来の製造方法について第１図〜第３図に例を挙げて以
下に説明する。
下に説明する。
第１図に示すように、石英ガラス基体１の上に気相成長
Ｓ１０．膜２を形成し、その上にＰ型多結晶シリコン層
３を形成し選択的にエツチングする。
Ｓ１０．膜２を形成し、その上にＰ型多結晶シリコン層
３を形成し選択的にエツチングする。
第２＠に示すように、その上に熱酸化Ｓ１０゜膜４を形
成し、ゲート電極配線５を形成する。さらにイオン打込
みによって、Ｎ十拡散層６を形成する。
成し、ゲート電極配線５を形成する。さらにイオン打込
みによって、Ｎ十拡散層６を形成する。
第３図に示すように、気相成長Ｓ１０．膜７を形成した
後、ホトエツチングにより、コンタクトホールのあなあ
けをした後、Ａｔ蒸着をして選択エツチングをしてＡ７
配線８を形成する。
後、ホトエツチングにより、コンタクトホールのあなあ
けをした後、Ａｔ蒸着をして選択エツチングをしてＡ７
配線８を形成する。
以上のようにゲート酸化膜には熱酸化膜、特に０、ｌガ
スふん囲気中で酸化するドライ熱酸化膜が使用されるの
が一般的である。そして、その酸化温度も１１００°Ｃ
〜１２００℃と高温を必要としている。低温で酸化した
り、高温でも加湿酸化すると基板の多結晶化が進みアス
ビリテーと言われる突起が、基板からゲート酸化膜内へ
突き出た形で成長し、そこに電界集中がおきて耐圧劣化
をきたす。高温のドライ酸化でもある程度おきていて耐
圧劣化をきたしているが、現在、よりよい酸化膜の形成
方法について検討しているのが現状である。
スふん囲気中で酸化するドライ熱酸化膜が使用されるの
が一般的である。そして、その酸化温度も１１００°Ｃ
〜１２００℃と高温を必要としている。低温で酸化した
り、高温でも加湿酸化すると基板の多結晶化が進みアス
ビリテーと言われる突起が、基板からゲート酸化膜内へ
突き出た形で成長し、そこに電界集中がおきて耐圧劣化
をきたす。高温のドライ酸化でもある程度おきていて耐
圧劣化をきたしているが、現在、よりよい酸化膜の形成
方法について検討しているのが現状である。
他の方法として気相成長の＄１０．膜を成長させ、熱ア
ニールをする事によってゲート膜として使用していく方
法等についても、検討されＣいるが、特性の不安定性が
問題をニなっている。
ニールをする事によってゲート膜として使用していく方
法等についても、検討されＣいるが、特性の不安定性が
問題をニなっている。
又、薄膜をのせる基体の材質の面や酸化炉、ボート等の
装置及び治具の面から酸化温度を下げる要求が強い。
装置及び治具の面から酸化温度を下げる要求が強い。
本発明は以上のような欠点について改良を加えたもので
あり、本発明の目的は耐圧特性のすぐれたゲート膜を形
成する事にあり、本発明の他の目的は酸化温度を低下す
る事にある。
あり、本発明の目的は耐圧特性のすぐれたゲート膜を形
成する事にあり、本発明の他の目的は酸化温度を低下す
る事にある。
第４図〜第６図に例を挙げて以下に本発明について説明
する。
する。
第４図に示すように石英ガラス基体１１の上に、気相成
長Ｓ１０．膜１２を形成し、その上にＰ型多結晶シリコ
ン層１３を形成し選択的にエツチングする。その上から
、アルゴンイオン、又はアルゴン原子を注入した後、第
５図に示すように、その上に熱酸化Ｓ１０．膜１４を形
成する。さらにゲート電極配ＭＡ５を形成し、イオン打
込みによってＮ＋拡散層１６を形成する。第６図に示す
ように、気相成長Ｓ１０．膜１７を形成した後、ホトエ
ツチングよりコンタクトホールのあなあけをした後、Ａ
ｔ蒸着をして選択エツチングをしてＡｔ配線１８を形成
する。
長Ｓ１０．膜１２を形成し、その上にＰ型多結晶シリコ
ン層１３を形成し選択的にエツチングする。その上から
、アルゴンイオン、又はアルゴン原子を注入した後、第
５図に示すように、その上に熱酸化Ｓ１０．膜１４を形
成する。さらにゲート電極配ＭＡ５を形成し、イオン打
込みによってＮ＋拡散層１６を形成する。第６図に示す
ように、気相成長Ｓ１０．膜１７を形成した後、ホトエ
ツチングよりコンタクトホールのあなあけをした後、Ａ
ｔ蒸着をして選択エツチングをしてＡｔ配線１８を形成
する。
以上のように本発明の方法蚤こよると、熱酸化前に薄膜
基板の表面にイオン又は原子を打込んで、強度のアモル
ファス化しておく事によって、熱酸化の時の多結晶化を
ふせぎ、アスピリティー（突起）の発生をふせぐ事がで
きる。アスビリティー（突起）は低温はど発生、成長し
やすいが、本発明の方法によると低温でも発生しにくく
、酸化温度を下げても、高品質のゲート酸化膜が得られ
るる なお、本発明の方法の例としてＰ型の多結晶シリコン基
板を用いた例を示したが、Ｎ型の多結晶シリコン基板で
も同様であり、他の多結晶基板。
基板の表面にイオン又は原子を打込んで、強度のアモル
ファス化しておく事によって、熱酸化の時の多結晶化を
ふせぎ、アスピリティー（突起）の発生をふせぐ事がで
きる。アスビリティー（突起）は低温はど発生、成長し
やすいが、本発明の方法によると低温でも発生しにくく
、酸化温度を下げても、高品質のゲート酸化膜が得られ
るる なお、本発明の方法の例としてＰ型の多結晶シリコン基
板を用いた例を示したが、Ｎ型の多結晶シリコン基板で
も同様であり、他の多結晶基板。
アモルファス基板を用いた場合でも同様の効果を得られ
る。
る。
又、イオン及び原子の打込みは、薄膜の選択エツチング
後がのぞましいが、選択エツチング前でも可能である。
後がのぞましいが、選択エツチング前でも可能である。
第１＠〜第３図は従来方法による製造工程順の断面略図
である。 第４図〜第６図は本発明の方法による製造工程順の断面
略図である。 以下、次の通りである。 １．１１・・・・・・石英ガラス基体 ２．１２・・・・・・気相成長Ｓ１０．膜３．１３・・
・・・・Ｐ増多結晶シリコン層４．１４・・・・・・熱
酸化Ｓ１０．膜５．１５・・・・・・ゲート電極配線 ・ ６，１６・・・・・・Ｎ４−拡散層７．１７・・・
・・・気相成長５１０２膜８．１８・・・・・・Ａｔ配
線 以 上 出願人 株式会社諏訪精工舎 第１図
である。 第４図〜第６図は本発明の方法による製造工程順の断面
略図である。 以下、次の通りである。 １．１１・・・・・・石英ガラス基体 ２．１２・・・・・・気相成長Ｓ１０．膜３．１３・・
・・・・Ｐ増多結晶シリコン層４．１４・・・・・・熱
酸化Ｓ１０．膜５．１５・・・・・・ゲート電極配線 ・ ６，１６・・・・・・Ｎ４−拡散層７．１７・・・
・・・気相成長５１０２膜８．１８・・・・・・Ａｔ配
線 以 上 出願人 株式会社諏訪精工舎 第１図
Claims (1)
- 【特許請求の範囲】 １）アモルファス半導体薄膜、又は多結晶半導体薄膜を
基板として用いたＭＯ８型電界効果トランジスタを構成
要素とする半導体集積回路において、該アモルファス半
導体薄膜、又は該多結晶半導体薄膜を形成した後、イオ
ン又は原子を該アモルファス半導体薄膜、又は該多結晶
半導体薄膜に注入した後熱酸化によって酸化膜を形成す
る事を特徴とする半導体集積回路装置の製造方法。 ２）該イオン又は該原子としてアルゴンイオン又はアル
ゴン原子を用いた事を特徴とする特許請求の範囲第一項
記載の半導体集積回路装置の製造方法。 ３）該イオン又は該原子として窒素イオン又は窒素原子
を用いた事を特徴とする特許請求の範囲第一項記載の半
導体集積回路装置の製造方法。 ４）該イオン又は該原子として酸素イオン又は酸素原子
を用いた事を特徴とする特許請求の範囲第一項記載の半
導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14135482A JPS5931068A (ja) | 1982-08-13 | 1982-08-13 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14135482A JPS5931068A (ja) | 1982-08-13 | 1982-08-13 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5931068A true JPS5931068A (ja) | 1984-02-18 |
Family
ID=15290018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14135482A Pending JPS5931068A (ja) | 1982-08-13 | 1982-08-13 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5931068A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6257224A (ja) * | 1985-09-06 | 1987-03-12 | Toshiba Corp | 半導体装置の製造方法 |
| US5322802A (en) * | 1993-01-25 | 1994-06-21 | North Carolina State University At Raleigh | Method of fabricating silicon carbide field effect transistor |
| US5457058A (en) * | 1989-10-09 | 1995-10-10 | Canon Kabushiki Kaisha | Crystal growth method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772333A (en) * | 1980-10-23 | 1982-05-06 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1982
- 1982-08-13 JP JP14135482A patent/JPS5931068A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772333A (en) * | 1980-10-23 | 1982-05-06 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6257224A (ja) * | 1985-09-06 | 1987-03-12 | Toshiba Corp | 半導体装置の製造方法 |
| US5457058A (en) * | 1989-10-09 | 1995-10-10 | Canon Kabushiki Kaisha | Crystal growth method |
| US5322802A (en) * | 1993-01-25 | 1994-06-21 | North Carolina State University At Raleigh | Method of fabricating silicon carbide field effect transistor |
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