JPS5930340A - 簡易型デ−タ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は親局と複数の子局との間において、比較的伝
送頻度が低く情報量の少ない伝送方式による簡易型デー
タ伝送装置に関するものである。

従来、データ伝送方式にはパラレル伝送方式とシリアル
伝送方式とがあり、パラレル伝送方式においては親局と
各子局との間を各々多心ケーブルで接続して行ない、シ
リアル伝送方式においては、上記多心ケーブルに代わっ
て同軸ケーブルあるいは光フアイバケーブル等を、各々
に接続して行なう。また、他の方式としては、親局と各
子局との間をリンク状にケーブル接続して時分割伝送を
行なう方式があった。

しかし、比較的伝送頻度が低く情報量の少ない、例えば
、自動化製造ライン等の主コントロール部（親局）と離
れた複数ケ所のステーションのスイッチ類、あるいは表
示部などから成る操作部またはコントロール部（子局）
との間のデータ伝送を行なう場合、上記パラレル伝送方
式においては親局と子局との間の多心ケーブルの本数が
増加し繁雑になり、又上記シリアル伝送方式、リンク状
に接続する方式においては伝送頻度、情報量に比して、
回路が複雑になり、高価になるなどといった欠点があっ
た。

この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、親局と子局との間に多心ケーブ
ルを共通母線として渡り接続し、多心ケーブルの内、ｍ
ビットを送信要求子局探索アドレスバス、同じくｍビッ
トを双方向アドレスバス、ｎビットを双方向データバス
、及び１ビツトを送信要求ラインとして割当てることに
より、ケーブルの繁雑さをなくし、簡単な回路構成によ
り、時分割伝送のできる簡易型データ伝送装置を提供す
ることを目的としている。

以下、この発明の一実施例を図について説明する。第１
図は、この発明による一実施例の全体概要を示し、（１
）は親局、＋２＋　＋３１　＋４１は離れた数ケ所にあ
る子局（Ａ）（Ｂ）　・（Ｆ）　、　（５＋　、　ｆ６
）　、　＋７＋及び（８）はそれぞれｍビットの送信要
求子局探索アドレスバス（以下アキットアドレスバスと
称す）、同じくｍビットの双方向アドレスバス、ｎビッ
トの双方向データバス、及び１ビツトの送信要求ライン
であり、（至）はこれらのバス＋５１　（６１＋７＋　
＋８１からなり、親局（１）から発する共通母線となっ
ている多心ケーブルであり、この多心ケーブル（７）か
ら上記各バスが各子局ｆ２１　＋３＋　＋４１にそれぞ
れ渡り接続されている。

第２図は第１図の子局＋２１　＋３＋　＋４１の構成を
示しており、（９）はｎビットのパラレル送信データを
入力する入力端子、（１αは入力端子（９）より入力さ
れたパラレル送信データを、後述する送信タイミング部
（１２から出力される送信タイミング信号（ａ）によっ
てラッチして出力すると共に、後述する送信クリア部（
１ｇｌから出力される送信クリア信号（ｄ）によってパ
ラレル送信データをクリアする送信データラッチ部であ
る。（１１）は送信スタート信号を入力する入力端子、
（喝は上記送信スタート信号を入力して送信タイミング
信号（ａ）を出力し、後述する送信クリア部曲からのク
リア信号（ｄ）によりクリアされる送信タイミング部、
（１３は上記送信タイミング信号（ａ）により送信要求
ライン（８）をＬレベルにドライブするトランジスタで
ある。（挿はアキットアドレスバス（５）上のアドレス
データが入力されるアキットアドレスバツファ、（１５
）は入力された上記アドレスデータと後述する子局アド
レスとを比較し、両者が一致した時のみゲート信号（ｂ
）を出力するアキットアドレスコントロール部である。

（１６１は子局アドレスプリセット入力端子であり、外
部からディップスイッチ等で設定した子局アドレスを持
っており、上記子局アドレスは各子局により個別のアド
レスが設定されている。（１ηは双方向アドレスバス（
６）にアドレスデータ及び子局アドレスを入出力する双
方向アドレスバスドライバ、（］８）は上記双方向アド
レスバスドライバ（１ηと同様の回路素子から成り、受
信データ及び送信データを双方向データバス（７）上に
入出力する双方向データバスドライバで、上記双方向ア
ドレスバスドライバａη及び双方向データバスドライバ
（旧は通常受信モードであり、上記ゲート信号（ｂ）が
入力されている間のみ送信モードに反転する。α（ト）
はゲート信号（ｂ）が出力されなくなる直前にクリア信
号（ｄ）を出力する送信クリア部である。（２０）は双
方向アドレスバスドライバ（１ηが入力したアドレスデ
ータと子局アドレスとを比較し、両者か一致した時のみ
ラッチ信号（Ｃ）を出力する受信コントロール部、（２
１１はラッチ信号（Ｃ）により双方向データバスドライ
バ（旧が入力した受信データをラッチして出力する受信
データラッチ部、（２２１は受信データラッチ部の）の
出力した受信データを外部に出力する出力端子である。

そして子局（２＋　＋３１　＋４１においてはいずれも
以上の構成になっている。

第３図は第１図の親局（１）の構成を示し、（ハ）は、
その内部にＣＰＵ等を含み、子局（２１＋３１　＋４＋
を総合的に制御する演算制御部、Ｑ滲は演算制御部Ｑ３
から出力されるゲート信号（ｅ）により、演算制御部（
２３）の出力するアドレスデータをアキットアドレスバ
ス（５）上に出力するアキットアドレスバスドライバ、
（ハ）は演算制御部（ハ）の送信アドレスデータ及び受
信アドレスデータを双方向アドレスバス（６）に入出力
する双方向アドレスバスドライバ、（２６）は上記双方
同アドレスバスドライバ（ハ）と同様の回路素子で構成
されたもので、送信データ及び受信データを双方向デー
タバス（７）に入出力する双方向データバスドライバで
ある。上記双方向アドレスバスドライバ（ロ）及び双方
向データバスドライバ（２６）は通常受信モードであり
、ゲート信号（ｆ）か入力されている間のみ送信モード
に反転する。また送信要求ライン（８）は演算制御部（
２３）の割込み入力に入力されている。

次いで動作について説明する。まず親局（１）から子局
（２１（３１（４）へのデータ送信では、第３図の演算
制御部（至）は送信要求ライン（８）がＨレベルである
ことを確認した後、送信先の子局（２）　（３１（４１
のいずれかのアドレスデータ、及び送信データを出力し
、次いでゲート信号（ｆ）を出力して双方向アドレスバ
スドライバ（ハ）、及び双方向データバスドライバ（２
６）を送信モードにし、双方向アドレスバス（６）、及
び双方向データバス（７）上にアドレスデータ、及び送
信データを出力する。これにより第１図の子局（２１＋
３１　＋４１はアドレスデータ、送信データを受けとり
、子局アドレスとアドレスデータが一致した子局のみが
送信データを子局の受信データラッチ部２１）にラッチ
して受信データ出力端子Ｃｚに出力する。次いで一定時
間経過後、演算制御部制はゲート信号（ｆ）をＯＦＦ　
　にして双方向アドレスバスドライバ（ハ）、及び双方
向データバスドライバ弼を通常状態の受信モードに復帰
させる。

次に子局（２１＋３１　＋４１から親局（１）へのデー
タ伝送では、第２図において、送信データ入力端子（９
）にパラレル送信データをセットした後、送信スタート
信号を入力端子（１１）に印加すると、送信タイミング
部０りは、送信タイミング信号（ａ）を出力し、パラレ
ル送信データを送信データラッチ部０αにラッチすると
ともに、送信要求ライン（８）をドライブするトランジ
スタ（１３１をＯＮにし、送信要求ライン（８）をＬレ
ベルにする。次いで第３図において、演算制御部（ハ）
は送信要求ライン（８）がＬレベルになったことを判断
し、アキットアドレスデータを出力するとともに、アキ
ットアドレスバスドライバ（２４１にゲート信号（ｅ）
を出力し、アキットアドレスデータをアキットアドレス
バス（５）上に出力する。すると第２図において、各子
局はアキットアドレスデータをアキットアドレスバッフ
ァ（１４１に入力し、アキットアドレスコントロール部
（１５１においてそれぞれの子局アドレスと比較し、子
局アドレスとアキットアドレスデータとが一致した子局
のアキットアドレスコントロール部（１５１のみがゲー
ト信号（ｂ）を出力する。

ゲート信号（ｂ）により双方向アドレスバスドライバα
η及び双方向データバスドライバ０８１は送信モードに
反転し、双方向アドレスバス（６）及び双方向データバ
ス（７）土にアドレスデータ及び送信データを出力する
。次いで第３図において、親局（１）は通常受信モード
となっているため、双方向アドレスバス（６）及び双方
向データバス（７）上のアドレスデータ及び送信データ
を演算制御部（至）に入力する。演算制御部（至）は、
上記アドレスデータ及び送信データが入力されたことに
よりゲート信号（ｅ）をＯＦＦにし、アキットアドレス
バスドライバ（財）を閉じる。すると第２図においてア
キットアドレスコントロール部０５１は、アキットアド
レスバスドライバ（財）が閉じられたことにより、アキ
ットアドレスと子局アドレスとは一致しなくなり、ゲー
ト信号（ｂ）をＯＦＦにする。ゲート信号（ｂ）がＯＦ
Ｆになる直前に送信クリア部０優はクリア信号（ｄ）を
出力し、送信タイミング部（口及び送信データラッチ部
（１０１の送信データをクリアする。送信タイミング部
ａ渇がクリアされたことにより、送信要求ライン（８）
をドライブするトランジスタ（１３がＯＦＦになり送信
要求が消える。

第３図において、送信要求ライン（８）は、各子局の送
信要求の論理和をとって演算制御部（ハ）に入力してい
る。演算制御部（至）は以上の一連の動作が終ってもま
だ送信要求ライン（８）がＬレベルであれば、アキット
アドレスを更新して同様の動作を繰り返し、送信要求ラ
イン（８）がＨレベルになるまで続ける。以上により複
数の子局から送信要求が生じても親局（１）が主導権を
持ち１つ１つ入力してゆくので、データバスライン上で
データが衝突することなく伝送することが可能となる。

なお上記実施例では親局（１）と子局ｆ２１　（３１＋
４１との間でのみの伝送方法について説明したが、双方
向アドレスバスを増して送信先と送信元を各々個別に同
様の方式で伝送すれば、子局と子局との間でも双方向伝
送が可能になるのは言うまでもない。

以上のようにこの発明によれば、ｍビットのアー１−７
１−アＦＬ／スバス及び双方向アドレスバス、ｎビット
の双方向データバス及び１ビツトの送信要求ラインを共
通母線として親局と複数の子局との間を渡り接続したの
で、親局から発するケーブルの本数は１本になり、ケー
ブルによる繁雑さがなくなるとともに、比較的伝送頻度
が低く情報量の少ないデータ伝送にみあった簡単な回路
構成で、装置を実現できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による簡易型データ伝送装
置の全体概要を示す概要図、第２図は第１図における子
局の構成図、第３図は第１図における親局の構成図であ
る。 （１）・・・親局、（２）〜（４）・・・子局、（５）
・・・送信要求子局探索アドレスバス（アキットアドレ
スバス）、（６１・・・双方向アドレスバス、（７）・
・・双方向データバス、（８）・・・送信要求ライン、
（ト）・・・多心ケーブル。 代　　理　　人　　　　　　　葛　　野　　信　　−（
１１）

Claims (1)

【特許請求の範囲】
1. （１）親局と複数の子局と−を備え、該親局と子局間で
   データ伝送を行なう簡易型データ伝送装置において、共
   通母線となっており、これから各子局に渡り接続される
   多心ケーブルを備え、該多心ケーブルはデータを双方向
   に伝送する双方向データバスと、各子局のアドレスを双
   方向に伝送する双方向アドレスバスと、子局の送信要求
   を親局に伝える送信要求ラインと、送信要求子局探索ア
   ドレスを伝送するアキットアドレスバスとからなり、複
   数の子局から同時に送信要求することが可能であること
   を特徴とする簡易型データ伝送装置。