JPS5927039B2 - Ｒｏｍに対する読出し回路 - Google Patents
Ｒｏｍに対する読出し回路Info
- Publication number
- JPS5927039B2 JPS5927039B2 JP55108791A JP10879180A JPS5927039B2 JP S5927039 B2 JPS5927039 B2 JP S5927039B2 JP 55108791 A JP55108791 A JP 55108791A JP 10879180 A JP10879180 A JP 10879180A JP S5927039 B2 JPS5927039 B2 JP S5927039B2
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- JP
- Japan
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- transistor
- output
- voltage
- bit line
- circuit
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- Engineering & Computer Science (AREA)
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- Mathematical Physics (AREA)
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は記憶セル出力のロジック状態の迅速な評価の
ための回路、特に行および列に配置されＭＯＳ−記憶ト
ランジスタにより形成された記憶セルを持つスタチツク
半導体固定値記憶器（ＲＯ卸に対する読出し増幅器に関
するものであり、この読出し増幅器において、各列中の
記憶セルはその制御される区間（ソース−ドレイン区間
）をもつてそれぞれ番地線（ビット線）に、しかして各
行中でその制御電極（ゲート）をもつて、それぞれ他の
番地線（ワード線）に接続される。
ための回路、特に行および列に配置されＭＯＳ−記憶ト
ランジスタにより形成された記憶セルを持つスタチツク
半導体固定値記憶器（ＲＯ卸に対する読出し増幅器に関
するものであり、この読出し増幅器において、各列中の
記憶セルはその制御される区間（ソース−ドレイン区間
）をもつてそれぞれ番地線（ビット線）に、しかして各
行中でその制御電極（ゲート）をもつて、それぞれ他の
番地線（ワード線）に接続される。
西独国特許出願公告第２６００７１３号公報によれば、
記憶セルの状態の走査のためにそれと選択的に結合可能
の、スタチツク記憶器中の記憶セル出力の迅速な充電お
よび放電のための回路であつて、記憶セル出力の充電の
ための充電装置、および記憶セルの後に接続された読出
し増幅器を持つものが公知であり、それにおいて電流を
制御し、記憶セル出力における電圧飛躍を制限する制御
装置が記憶セル出力と接続され、読出し増幅器の出力と
制御装置との間に反結合ループが配置される。
記憶セルの状態の走査のためにそれと選択的に結合可能
の、スタチツク記憶器中の記憶セル出力の迅速な充電お
よび放電のための回路であつて、記憶セル出力の充電の
ための充電装置、および記憶セルの後に接続された読出
し増幅器を持つものが公知であり、それにおいて電流を
制御し、記憶セル出力における電圧飛躍を制限する制御
装置が記憶セル出力と接続され、読出し増幅器の出力と
制御装置との間に反結合ループが配置される。
図面第１図はＩｎｔｅｌ社の２７１６型の１６に一ＥＰ
ＲＯＭ記憶ユニット中で、記憶セルと選択的接続される
読出し増幅器の接続図を示し、図面左側に記憶セルの１
個が示され、ＣＢＬをもつてビット線寄生容量を、Ｃｌ
で読出し増幅器の出力側における寄生容量を表わす。以
下において、情報゛１’’が記憶されている記憶セルが
選択された際この記憶セルは導通し、情報゛゛０’’が
記憶されている記憶セルが選択された際この記憶セルは
遮断することを前提とする。
ＲＯＭ記憶ユニット中で、記憶セルと選択的接続される
読出し増幅器の接続図を示し、図面左側に記憶セルの１
個が示され、ＣＢＬをもつてビット線寄生容量を、Ｃｌ
で読出し増幅器の出力側における寄生容量を表わす。以
下において、情報゛１’’が記憶されている記憶セルが
選択された際この記憶セルは導通し、情報゛゛０’’が
記憶されている記憶セルが選択された際この記憶セルは
遮断することを前提とする。
この読出し増幅器は重要な作動範囲において電流一電圧
変換器として動作する。
変換器として動作する。
この公知の配置において、残りのトランジスタと同様に
エンハンスメント形であるＭＯＳ−トランジスタＭ６は
、入力電流或は記憶セル電流が小さいとき、（すなわち
情報”０゛が記憶されている記憶セルが選択されたとき
）ビツト線電圧ＵＢＬがビツト線電圧により制御される
トランジスタＭ４，Ｍ５を持つインバータの出力電圧よ
りも、たかだかトランジスタＭ６のしきい値電圧ＵＴだ
け低い場合、ビツト線ＢＬと読出し増幅器出力すなわち
点“１”との間を分離する。放電した寄生ビツト線容量
ＣＢＬはトランジスタＭ７の電流により充電され、この
充電は、充電によりビツト線電位が上昇してトランジス
タＭ５が導通し始め、その結果トランジスタＭ６の有効
なゲート電圧が、このトランジスタが読出し増幅器入力
および出力を分離する程に低くなるまで続く。その際ト
ランジスタＭ７は読出し増幅器の寄生容量Ｃ１をなお充
電し、何倍も大きなビツト線容量ＣＢＬをもはや充電し
ない。之がこの公知の回路が旧形に対し有利な点である
。その際点゛１゛のスタチツクな電圧終値は、大地に対
して流れるビツト線電流、すなわち一般に記憶セル電流
により、およびトランジスタＭ７のＷ／Ｌ比により、す
なわちＭＯＳ−トランジスタのコンダクタンスの臨界値
である所の、トランジスタのチヤネル長さに対するチヤ
ネル巾の幾何学的比により決定される。
エンハンスメント形であるＭＯＳ−トランジスタＭ６は
、入力電流或は記憶セル電流が小さいとき、（すなわち
情報”０゛が記憶されている記憶セルが選択されたとき
）ビツト線電圧ＵＢＬがビツト線電圧により制御される
トランジスタＭ４，Ｍ５を持つインバータの出力電圧よ
りも、たかだかトランジスタＭ６のしきい値電圧ＵＴだ
け低い場合、ビツト線ＢＬと読出し増幅器出力すなわち
点“１”との間を分離する。放電した寄生ビツト線容量
ＣＢＬはトランジスタＭ７の電流により充電され、この
充電は、充電によりビツト線電位が上昇してトランジス
タＭ５が導通し始め、その結果トランジスタＭ６の有効
なゲート電圧が、このトランジスタが読出し増幅器入力
および出力を分離する程に低くなるまで続く。その際ト
ランジスタＭ７は読出し増幅器の寄生容量Ｃ１をなお充
電し、何倍も大きなビツト線容量ＣＢＬをもはや充電し
ない。之がこの公知の回路が旧形に対し有利な点である
。その際点゛１゛のスタチツクな電圧終値は、大地に対
して流れるビツト線電流、すなわち一般に記憶セル電流
により、およびトランジスタＭ７のＷ／Ｌ比により、す
なわちＭＯＳ−トランジスタのコンダクタンスの臨界値
である所の、トランジスタのチヤネル長さに対するチヤ
ネル巾の幾何学的比により決定される。
寄生容量ＣＢＬおよびＣ１の充電電流は、トランジスタ
Ｍ７および記憶セルを経て流れる電流の差１Ｍ７−１記
憶セルだけだから、放電されたビツト線を、点゛１゛が
読出し増幅器入力から分離される程のビツト線電圧まで
高く充電することは、極めて緩慢に行なわれる。
Ｍ７および記憶セルを経て流れる電流の差１Ｍ７−１記
憶セルだけだから、放電されたビツト線を、点゛１゛が
読出し増幅器入力から分離される程のビツト線電圧まで
高く充電することは、極めて緩慢に行なわれる。
これを避けるため、ＭＯＳ−トランジスタＭ１乃至Ｍ３
からなる回路部分が備えられ、この作動範囲中でトラン
ジスタＭ３が比較的大きな充電電流を給電電線から直接
にビツト線中に供給することが考えられた。しかしなが
ら、記憶セルの実際の読出しが妨害されないようにする
ため、両インバータＭ１／Ｍ２およびＭ４／Ｍ５のＷ／
Ｌ比は下記のように形成される。
からなる回路部分が備えられ、この作動範囲中でトラン
ジスタＭ３が比較的大きな充電電流を給電電線から直接
にビツト線中に供給することが考えられた。しかしなが
ら、記憶セルの実際の読出しが妨害されないようにする
ため、両インバータＭ１／Ｍ２およびＭ４／Ｍ５のＷ／
Ｌ比は下記のように形成される。
すなわち寄生ビツト線容量ＣＢＬの充電の際、いかなる
場合にも、トランジスタＭ６がビツト線すなわち読出し
増幅器入力を増幅器出力からすなわち点”１゛から分離
し始める前に、トランジスタＭ３が閉塞されるように形
成されるのである。すなわち、トランジスタＭ２は常に
トランジスタＭ５より早く導通し始める。トランジスタ
Ｍ２およびＭ５のしきい値電圧ＵＴが相違する場合にも
トランジスタＭ４乃至Ｍ７を持つ回路部分が、記憶セル
の導通の際（すなわち″晴報゛１゛が記憶されていた記
憶セルが選択された際）点゛１゛をなお低い電位のまま
にすることを保証するため、トランジスタＭ１乃至Ｍ３
およびＭ４乃至Ｍ７を持つ回路部分の応動電圧間の安全
問隔ΔＵＢＬが存在しなければならない。
場合にも、トランジスタＭ６がビツト線すなわち読出し
増幅器入力を増幅器出力からすなわち点”１゛から分離
し始める前に、トランジスタＭ３が閉塞されるように形
成されるのである。すなわち、トランジスタＭ２は常に
トランジスタＭ５より早く導通し始める。トランジスタ
Ｍ２およびＭ５のしきい値電圧ＵＴが相違する場合にも
トランジスタＭ４乃至Ｍ７を持つ回路部分が、記憶セル
の導通の際（すなわち″晴報゛１゛が記憶されていた記
憶セルが選択された際）点゛１゛をなお低い電位のまま
にすることを保証するため、トランジスタＭ１乃至Ｍ３
およびＭ４乃至Ｍ７を持つ回路部分の応動電圧間の安全
問隔ΔＵＢＬが存在しなければならない。
この安全問隔ΔＵＢＬの存在は次のようなことを意味す
る。すなわち、ビツト線が点゛１゛から分離される前に
、トランジスタＭ３がすでに非導通状態にあるため、ト
ランジスタＭ４乃至Ｍ７を備える回路部分がその比較的
小さな充電電流によつて、比較的大きいビツト線容量Ｃ
ＢＬをこの電圧差ΔＵＢＬの値だけ充電しなければなら
ないことを意味する。この発明の目的は、記憶セルの出
力のロジツク状態の迅速な評価のための回路、特に今説
明した公知の形式の読出し増幅器に比して改善された読
出し増幅器であつて、簡単な回路で高い読出し速度を持
ち、その際簡易化された回路は、各個トランジスタ間の
パラメータの相違に対して鈍感であり、或は鈍感さが公
知のものと同じである場合読出し速度を高めることがで
きる回路を得ることにある。この目的は本発明によれば
特許請求の範囲第１項に記載された構成により達成され
る。
る。すなわち、ビツト線が点゛１゛から分離される前に
、トランジスタＭ３がすでに非導通状態にあるため、ト
ランジスタＭ４乃至Ｍ７を備える回路部分がその比較的
小さな充電電流によつて、比較的大きいビツト線容量Ｃ
ＢＬをこの電圧差ΔＵＢＬの値だけ充電しなければなら
ないことを意味する。この発明の目的は、記憶セルの出
力のロジツク状態の迅速な評価のための回路、特に今説
明した公知の形式の読出し増幅器に比して改善された読
出し増幅器であつて、簡単な回路で高い読出し速度を持
ち、その際簡易化された回路は、各個トランジスタ間の
パラメータの相違に対して鈍感であり、或は鈍感さが公
知のものと同じである場合読出し速度を高めることがで
きる回路を得ることにある。この目的は本発明によれば
特許請求の範囲第１項に記載された構成により達成され
る。
この発明の回路によれば回路部分Ｍ１乃至Ｍ３の省略に
より、回路の簡易化が達成される。
より、回路の簡易化が達成される。
之により上記公知の読出し増幅器において存在した所の
、読出し速度の負担になる、回路部分Ｍ１乃至Ｍ３およ
びＭ４乃至Ｍ７の応動電圧における安全問隔ΔＵＢＬを
設ける必要が無くなる。回路部分Ｍ１乃至Ｍ３の機能は
、給電電圧および読出し増幅器出力の間に接続されたＭ
ＯＳ−トランジスタＭ８が引受け、之はビツト線の放電
の際やはり給電電圧源から、寄生ビツト線容量ＣＢＬの
充電のための大きい電流を供給する。この発明による読
出し増幅器の回路を第２図に示す。
、読出し速度の負担になる、回路部分Ｍ１乃至Ｍ３およ
びＭ４乃至Ｍ７の応動電圧における安全問隔ΔＵＢＬを
設ける必要が無くなる。回路部分Ｍ１乃至Ｍ３の機能は
、給電電圧および読出し増幅器出力の間に接続されたＭ
ＯＳ−トランジスタＭ８が引受け、之はビツト線の放電
の際やはり給電電圧源から、寄生ビツト線容量ＣＢＬの
充電のための大きい電流を供給する。この発明による読
出し増幅器の回路を第２図に示す。
寄生ビツト線容量或は読出し増幅器出力側寄生容量およ
び回路素子は、第１図と同じものであるかぎり同じ符号
で表わされている。第１図の回路部分Ｍ１乃至Ｍ３の機
能の代りをする給電電圧および読出し増幅器出力の間に
接続されたＭＯＳ−トランジスタはＭ８で示す。第３図
は第２図による読出し増幅器の入力電流出力電圧特性を
示し、その際点Ａは情報゛０゜゛を読出した場合の動作
点、点Ｃば晴報゛１゛を読出した場合の動作点を表わし
、点Ｃの動作状態において読出し増幅器の入力電圧は予
定された値に確保され、すなわち固定される。
び回路素子は、第１図と同じものであるかぎり同じ符号
で表わされている。第１図の回路部分Ｍ１乃至Ｍ３の機
能の代りをする給電電圧および読出し増幅器出力の間に
接続されたＭＯＳ−トランジスタはＭ８で示す。第３図
は第２図による読出し増幅器の入力電流出力電圧特性を
示し、その際点Ａは情報゛０゜゛を読出した場合の動作
点、点Ｃば晴報゛１゛を読出した場合の動作点を表わし
、点Ｃの動作状態において読出し増幅器の入力電圧は予
定された値に確保され、すなわち固定される。
点Ｂは移行点を示し、この点において、第２図のトラン
ジスタＭ６は回路の入出力間を分離し始める。動作点Ａ
において、すなわち低い入力電流或は低い記憶セル電流
の際（情報゛０”が読出された際）、記憶セル電流はス
タチツクにはＭＯＳ−トランジスタＭ７から送出される
電流と等しい。
ジスタＭ６は回路の入出力間を分離し始める。動作点Ａ
において、すなわち低い入力電流或は低い記憶セル電流
の際（情報゛０”が読出された際）、記憶セル電流はス
タチツクにはＭＯＳ−トランジスタＭ７から送出される
電流と等しい。
この動作状態においてＭＯＳ−トランジスタＭ６の弱い
導通状態により、読出し増幅器入力はその出力から分離
されている。記憶セルの導通状態に対応する読出し増幅
器出力電圧が生じ、これは記憶セルのロジツク状態に対
する目安である。より大きい入力電流、すなわち移行点
Ｂに達した際、読出し増幅器の入力電圧は数Ｍｖだけ低
下する。この僅少な電圧降下はインバータＭ４／Ｍ５の
出力において電圧上昇を導き、之がＭＯＳ−トランジス
タＭ６を導通状態にスイツチし、従つて読出し増幅器入
力および出力間を結合するのに充分である。点゛Ｃ−す
なわち人力電圧の固定或は入力電圧の予定の値への確保
は、入力電流が更に増大する際に行われる。ＭＯＳ−ト
ランジスタＭ７はこの動作状態において、入力電圧のレ
ベルを維持するのに充分な電流を供給する状態にもはや
無い。入力電圧の更に僅少な降下は、インバータＭ４／
Ｍ５の出力電圧の新たな増大をもたらし、之により今や
ＭＯＳ−トランジスタＭ８も導通され、従つて付加的な
電流が記憶セルに導かれ、之により人力電圧は一定の値
に固定される。ビツト線の点゛１゛（読出し増幅器出力
）からの分離の開始に当り、すなわち移行点８Ｂ゛にお
いてＭＯＳ−トランジスタＭ８のゲート−ソース電圧Ｕ
ＧＳは、トランジスタＭ６のドレイン−ソース電圧降下
ＵＤＳだけ減少した値を持つ。
導通状態により、読出し増幅器入力はその出力から分離
されている。記憶セルの導通状態に対応する読出し増幅
器出力電圧が生じ、これは記憶セルのロジツク状態に対
する目安である。より大きい入力電流、すなわち移行点
Ｂに達した際、読出し増幅器の入力電圧は数Ｍｖだけ低
下する。この僅少な電圧降下はインバータＭ４／Ｍ５の
出力において電圧上昇を導き、之がＭＯＳ−トランジス
タＭ６を導通状態にスイツチし、従つて読出し増幅器入
力および出力間を結合するのに充分である。点゛Ｃ−す
なわち人力電圧の固定或は入力電圧の予定の値への確保
は、入力電流が更に増大する際に行われる。ＭＯＳ−ト
ランジスタＭ７はこの動作状態において、入力電圧のレ
ベルを維持するのに充分な電流を供給する状態にもはや
無い。入力電圧の更に僅少な降下は、インバータＭ４／
Ｍ５の出力電圧の新たな増大をもたらし、之により今や
ＭＯＳ−トランジスタＭ８も導通され、従つて付加的な
電流が記憶セルに導かれ、之により人力電圧は一定の値
に固定される。ビツト線の点゛１゛（読出し増幅器出力
）からの分離の開始に当り、すなわち移行点８Ｂ゛にお
いてＭＯＳ−トランジスタＭ８のゲート−ソース電圧Ｕ
ＧＳは、トランジスタＭ６のドレイン−ソース電圧降下
ＵＤＳだけ減少した値を持つ。
従つてトランジスタＭ８はビツト線および点゛１”間の
分離の開始により確実に閉塞され、その結果読出しを阻
止しない。トランジスタＭ８のしきい値電圧ＵＴがΔＵ
Ｔだけ、トランジスタＭ６のしきい値電圧ＵＴより低い
場合、寄生ビツト線容量に比して小さい容量Ｃ１をこの
電圧ΔＵＴだけ付加的に高く充電することにより、読出
し増幅器は自動的にやはりΔＵＴの値を持つ安全問隔を
生じ、之により結局トランジスタＭ８は閉塞される。
分離の開始により確実に閉塞され、その結果読出しを阻
止しない。トランジスタＭ８のしきい値電圧ＵＴがΔＵ
Ｔだけ、トランジスタＭ６のしきい値電圧ＵＴより低い
場合、寄生ビツト線容量に比して小さい容量Ｃ１をこの
電圧ΔＵＴだけ付加的に高く充電することにより、読出
し増幅器は自動的にやはりΔＵＴの値を持つ安全問隔を
生じ、之により結局トランジスタＭ８は閉塞される。
その際ビツト線はインバータＭ４／Ｍ５の電圧増幅係数
だけΔＵＴより低い電圧ΔＵＢＬ（従つてこれは前記公
知の読出し増幅器の安全問隔ΔＵＢＬより著しく小さい
。）だけ充電されなければならない。トランジスタＭ８
のしきい値電圧ＵＴがトランジスタＭ６のしきい値電圧
より高い場合、類似の解釈が成立つ。従つて点゛１゛の
スタチツクな電圧終値、すなわち記憶セルの導通状態に
対応する読出し増幅器出力電圧は、上記公知の読出し増
幅器においてそうであるよりも一層迅速に達せられ、そ
の際付加的に構成素子の個数を例えば７個から５個へ減
少することができる。
だけΔＵＴより低い電圧ΔＵＢＬ（従つてこれは前記公
知の読出し増幅器の安全問隔ΔＵＢＬより著しく小さい
。）だけ充電されなければならない。トランジスタＭ８
のしきい値電圧ＵＴがトランジスタＭ６のしきい値電圧
より高い場合、類似の解釈が成立つ。従つて点゛１゛の
スタチツクな電圧終値、すなわち記憶セルの導通状態に
対応する読出し増幅器出力電圧は、上記公知の読出し増
幅器においてそうであるよりも一層迅速に達せられ、そ
の際付加的に構成素子の個数を例えば７個から５個へ減
少することができる。
第２図の読出し増幅器のトランジスタＭ４およびＭ７は
、デプリーシヨン形のＭＯＳ−トランジスタとして実施
することもでき、その際ゲートをソースと接続する。
、デプリーシヨン形のＭＯＳ−トランジスタとして実施
することもでき、その際ゲートをソースと接続する。
給電電圧はその他それぞれの所与の条件或は要求に従つ
て調整され得る。
て調整され得る。
第１図は公知の回路の接続図、第２図はこの発明による
回路の接続図、第３図は第２図の読出し増幅器の入力電
流一出力電圧特性を示す図である。 図において゛１゛・・・・・・読出し増幅器出力、ＢＬ
・・・・・・ビツト線、Ｃ１・・・・・・読出し増幅器
出力側の寄生容量、ＣＢＬ・・・・・・ビツト線寄生容
量、Ｍ１／Ｍ２，Ｍ４／Ｍ５・・・・・・インバータ、
Ｍ３，Ｍ６，Ｍ７，Ｍ８・・・・・・ＭＯＳトランジス
タ。
回路の接続図、第３図は第２図の読出し増幅器の入力電
流一出力電圧特性を示す図である。 図において゛１゛・・・・・・読出し増幅器出力、ＢＬ
・・・・・・ビツト線、Ｃ１・・・・・・読出し増幅器
出力側の寄生容量、ＣＢＬ・・・・・・ビツト線寄生容
量、Ｍ１／Ｍ２，Ｍ４／Ｍ５・・・・・・インバータ、
Ｍ３，Ｍ６，Ｍ７，Ｍ８・・・・・・ＭＯＳトランジス
タ。
Claims (1)
- 【特許請求の範囲】 １ 記憶セル出力と接続された読出し回路入力にインバ
ータＭ４、Ｍ５が配置され、このインバータの出力は読
出し回路の入力および出力の間に存在するトランジスタ
Ｍ６のゲート、および給電電圧と読出し回路出力との間
に接続されたトランジスタＭ８のゲートに接続され、こ
のトランジスタＭ８に、負荷抵抗として接続されたトラ
ンジスタＭ７が並列にあることを特徴とするＲＯＭ記憶
セル出力のロジック状態の迅速な評価のための読出し回
路。 ２ ＭＯＳ−トランジスタＭ４乃至Ｍ８はエンハンスメ
ント形のものであることを特徴とする特許請求の範囲第
１項記載の回路。 ３ 負荷抵抗として接続されたインバータＭ４、Ｍ５の
トランジスタＭ４、および給電電圧と読出し回路出力と
の間に存在し、やはり負荷抵抗として接続されたトラン
ジスタＭ７は、デプリーシヨン形のＭＯＳ−トランジス
タであることを特徴とする特許請求の範囲第１項記載の
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2932605A DE2932605C2 (de) | 1979-08-10 | 1979-08-10 | Schaltungsanordnung mit MOS-Transistoren zum raschen Bewerten des logischen Zustandes eines Abtastknotens |
| DE29326054 | 1979-08-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5634187A JPS5634187A (en) | 1981-04-06 |
| JPS5927039B2 true JPS5927039B2 (ja) | 1984-07-03 |
Family
ID=6078233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55108791A Expired JPS5927039B2 (ja) | 1979-08-10 | 1980-08-07 | Ｒｏｍに対する読出し回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4388541A (ja) |
| EP (1) | EP0024001B1 (ja) |
| JP (1) | JPS5927039B2 (ja) |
| DE (1) | DE2932605C2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61126938U (ja) * | 1985-01-25 | 1986-08-09 | ||
| JPS6283324U (ja) * | 1985-11-09 | 1987-05-27 | ||
| JPH038208B2 (ja) * | 1985-01-25 | 1991-02-05 | Matsushita Electric Ind Co Ltd | |
| JPH0339153Y2 (ja) * | 1986-10-23 | 1991-08-19 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57154420U (ja) * | 1981-03-24 | 1982-09-28 | ||
| US4423340A (en) * | 1981-12-14 | 1983-12-27 | Motorola, Inc. | Sense amplifier |
| US4459497A (en) * | 1982-01-25 | 1984-07-10 | Motorola, Inc. | Sense amplifier using different threshold MOS devices |
| EP0085123B1 (de) * | 1982-01-30 | 1985-06-19 | Deutsche ITT Industries GmbH | Integrierte Isolierschicht-Feldeffekttransistor-Schaltung zum Bewerten der Spannung eines Abtastknotens |
| US4464591A (en) * | 1982-06-23 | 1984-08-07 | National Semiconductor Corporation | Current difference sense amplifier |
| US4464590A (en) * | 1982-06-23 | 1984-08-07 | National Semiconductor Corporation | Memory system current sense amplifier circuit |
| US4602354A (en) * | 1983-01-10 | 1986-07-22 | Ncr Corporation | X-and-OR memory array |
| JPH0638318B2 (ja) * | 1985-02-15 | 1994-05-18 | 株式会社リコー | Ｅｐｒｏｍの書込み方法 |
| JPS62170097A (ja) * | 1986-01-21 | 1987-07-27 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62222491A (ja) * | 1986-03-24 | 1987-09-30 | Nec Corp | センスアンプ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3932848A (en) * | 1975-01-20 | 1976-01-13 | Intel Corporation | Feedback circuit for allowing rapid charging and discharging of a sense node in a static memory |
| US3946369A (en) * | 1975-04-21 | 1976-03-23 | Intel Corporation | High speed MOS RAM employing depletion loads |
| DE2641693C2 (de) * | 1976-09-16 | 1978-11-16 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Decodierschaltung mit MOS-Transistoren |
| US4094012A (en) * | 1976-10-01 | 1978-06-06 | Intel Corporation | Electrically programmable MOS read-only memory with isolated decoders |
| DE2758810C2 (de) * | 1977-12-30 | 1982-05-27 | Siemens AG, 1000 Berlin und 8000 München | Bewerterschaltung für Halbleiterspeicher |
-
1979
- 1979-08-10 DE DE2932605A patent/DE2932605C2/de not_active Expired
-
1980
- 1980-07-23 US US06/171,342 patent/US4388541A/en not_active Expired - Lifetime
- 1980-07-28 EP EP80104437A patent/EP0024001B1/de not_active Expired
- 1980-08-07 JP JP55108791A patent/JPS5927039B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61126938U (ja) * | 1985-01-25 | 1986-08-09 | ||
| JPH038208B2 (ja) * | 1985-01-25 | 1991-02-05 | Matsushita Electric Ind Co Ltd | |
| JPS6283324U (ja) * | 1985-11-09 | 1987-05-27 | ||
| JPH0339153Y2 (ja) * | 1986-10-23 | 1991-08-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0024001B1 (de) | 1986-01-22 |
| DE2932605A1 (de) | 1981-02-19 |
| JPS5634187A (en) | 1981-04-06 |
| US4388541A (en) | 1983-06-14 |
| DE2932605C2 (de) | 1982-12-16 |
| EP0024001A3 (en) | 1983-02-23 |
| EP0024001A2 (de) | 1981-02-18 |
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