JPS5925290A - 埋込み型半導体レ−ザの製造方法 - Google Patents
埋込み型半導体レ−ザの製造方法Info
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- JPS5925290A JPS5925290A JP13378482A JP13378482A JPS5925290A JP S5925290 A JPS5925290 A JP S5925290A JP 13378482 A JP13378482 A JP 13378482A JP 13378482 A JP13378482 A JP 13378482A JP S5925290 A JPS5925290 A JP S5925290A
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- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
-
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- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
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- H01S5/227—Buried mesa structure ; Striped active layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は埋込み型半導体レーザの製造方法に関するも
のである。
のである。
従来の埋込み型半導体レーザを、ｐ型ＩｎＰ基板を用い
た場合を例にとシ第１図に示す。第１シＩにおいて、１
ｆ′ｉグラス電極、２はｐ型ＩｎＰ基板結晶、３はｐ型
ＩｎＰクラッド層、４はＩｎＧａＡｓＰ ’Ｇ性層、５
はｎ型ＩｎＰクラッド層、６けｎ型ＩｎＰブロック層、
７はＰ型ＩｎＰ閉じ込め層、８けマイナス電極である。
た場合を例にとシ第１図に示す。第１シＩにおいて、１
ｆ′ｉグラス電極、２はｐ型ＩｎＰ基板結晶、３はｐ型
ＩｎＰクラッド層、４はＩｎＧａＡｓＰ ’Ｇ性層、５
はｎ型ＩｎＰクラッド層、６けｎ型ＩｎＰブロック層、
７はＰ型ＩｎＰ閉じ込め層、８けマイナス電極である。
このような従来の埋込み型半導体レーザにおいて、活性
層４およびクラッド層３，５からなる埋込まれ層の作成
には通常化学エツチングが用いられるが、活性層４の幅
の制御は、各ＷＪ方位へのエツチングレートによシ自動
的に決定されるエツチングマスク幅の設定によっている
。
層４およびクラッド層３，５からなる埋込まれ層の作成
には通常化学エツチングが用いられるが、活性層４の幅
の制御は、各ＷＪ方位へのエツチングレートによシ自動
的に決定されるエツチングマスク幅の設定によっている
。
しかしながら、その方法は、ウェハー表面とマスクとの
密着性の悪さに起因する設定外のサイドエツチングや、
エツチング液の濃度、温度の制御の困難さなどによシ、
活性層４の幅を再現性よく制御することが難しいという
欠点を有していた。
密着性の悪さに起因する設定外のサイドエツチングや、
エツチング液の濃度、温度の制御の困難さなどによシ、
活性層４の幅を再現性よく制御することが難しいという
欠点を有していた。
また、発振閾値を低減するために活性層４の幅を狭くす
ると、埋込まれ層全体の幅が小さくなシ、オーミックが
と〕にくいという欠点も有していた。
ると、埋込まれ層全体の幅が小さくなシ、オーミックが
と〕にくいという欠点も有していた。
この発明は上記の点に鑑みなされたもので、活性層幅を
再現性よ＜ ｉｌ制御することができ、しかも活性層１
４上くしても上ｌＸ１（クラッド層の幅は狭くならず、
したがって電極とのオーミックも容易にとることができ
る埋込み型半導体レーザの製造方法を提供することを目
的とする。
再現性よ＜ ｉｌ制御することができ、しかも活性層１
４上くしても上ｌＸ１（クラッド層の幅は狭くならず、
したがって電極とのオーミックも容易にとることができ
る埋込み型半導体レーザの製造方法を提供することを目
的とする。
以下この発明の実施例全図面を参照して説明するが、そ
の前にこの発明の＃ｌ’Ｎ ｌの実３ｎｉ例により製造
された埋込み型半導体レーザを第２図に示す。
の前にこの発明の＃ｌ’Ｎ ｌの実３ｎｉ例により製造
された埋込み型半導体レーザを第２図に示す。
第２図において、１１はプラス電極、１２は工〕廻Ｉｎ
Ｐ基板結晶、１３はＰ型ＩｎＰクラッド層、１４はＩｎ
ＧａＡｓＰ活性層、１５はｎ型ＩｎＰクラッド層、１６
はｎ型ＩｎＰブロック層、１７けＰ ｕ ｂＩＰ閉じ込
め層、１８はマイナス電極である。ここで、活性層１４
は従来に比較し非常に狭い幅に形成されている。しかし
、クラッド層１５は、その活性層１４上に逆台形状に形
成されて、Ｊ：１７ｊｉにおいては比較的広い幅を維持
している。一方、クラッド層１３は、活性層１４の下に
垂直ｉｌ！１１１９を有するように形成されている。
Ｐ基板結晶、１３はＰ型ＩｎＰクラッド層、１４はＩｎ
ＧａＡｓＰ活性層、１５はｎ型ＩｎＰクラッド層、１６
はｎ型ＩｎＰブロック層、１７けＰ ｕ ｂＩＰ閉じ込
め層、１８はマイナス電極である。ここで、活性層１４
は従来に比較し非常に狭い幅に形成されている。しかし
、クラッド層１５は、その活性層１４上に逆台形状に形
成されて、Ｊ：１７ｊｉにおいては比較的広い幅を維持
している。一方、クラッド層１３は、活性層１４の下に
垂直ｉｌ！１１１９を有するように形成されている。
以上のような埋込み型半導体レーザは第３図に示すこの
発明の第１の実施例により製造される。
発明の第１の実施例により製造される。
第３図（Ａ）において、１２はｐ 席、 ＩｎＰ基板結
晶であり、まずこの基板結晶１２上に１回目のしＰＥ（
Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｉａｌ ：液
相成長法）によりｐ型ＩｎＰクラッド／Ｑｊ ］、 ３
、 ＩｎＧａＡｓＰ活性層１４゜ｎ型ＩｎＰクラッド
Ｗ！１５ ｋ順次成形する。そして、クラッド層１５上
には適当な幅の絶縁体エツチングマスク２０を設ける。
晶であり、まずこの基板結晶１２上に１回目のしＰＥ（
Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｉａｌ ：液
相成長法）によりｐ型ＩｎＰクラッド／Ｑｊ ］、 ３
、 ＩｎＧａＡｓＰ活性層１４゜ｎ型ＩｎＰクラッド
Ｗ！１５ ｋ順次成形する。そして、クラッド層１５上
には適当な幅の絶縁体エツチングマスク２０を設ける。
しかる後、ＩｎＰには、活性であるがＩｎＧａＡｓＰに
は不活性である塩酸系のエッチャントにより、絶縁体エ
ツチングマスク２０に：マスクとしてｎ ５’４ Ｉｎ
Ｐクラッド層１５をエツチングし、第３図（Ｂ）に示す
ように残存クラッド層１５の両側で活性層１４をｈ出さ
せる。
は不活性である塩酸系のエッチャントにより、絶縁体エ
ツチングマスク２０に：マスクとしてｎ ５’４ Ｉｎ
Ｐクラッド層１５をエツチングし、第３図（Ｂ）に示す
ように残存クラッド層１５の両側で活性層１４をｈ出さ
せる。
続いて、ＩｎＧａＡｑＰには活性であるがＩｎＰＫは不
活性である硫酸系のエッチャントによυ、、ＩｎＧａＡ
ｓＰ活性層１４の露出部のエツチング、さらには活性層
１４のサイドエツチングを行う。このサイドエツチング
によシ、活性１ｉｉ１４は最終的には第３図（Ｃ）に示
すように、クラッド層１５の中央部下のみに幅狭に残さ
れる。
活性である硫酸系のエッチャントによυ、、ＩｎＧａＡ
ｓＰ活性層１４の露出部のエツチング、さらには活性層
１４のサイドエツチングを行う。このサイドエツチング
によシ、活性１ｉｉ１４は最終的には第３図（Ｃ）に示
すように、クラッド層１５の中央部下のみに幅狭に残さ
れる。
しかる後、前記した塩酸系のエッチャントによ勺残存活
性層１４をマスクとしてＰ型ＩｎＰクラッド層１３およ
びｐ ｑ、 ＩｎＰ基板結晶１２の厚さ方向のエツチン
グを行う。このエツチングを行うと、第３図（Ｄ）に示
すように、まずクラッド層１３が活性層１４の下に垂直
部１９として残るようにエツチングされ、しかる後、ク
ラッド層１３の下部側および基板結晶１２の表面側が台
形状となるようにエツチングされる。この時同暗に、ｎ
型ＩｎＰり ラ ラド層１５に対しても活性層１４をマ
スクとして下方から厚さ方向にエツチングが行われる。
性層１４をマスクとしてＰ型ＩｎＰクラッド層１３およ
びｐ ｑ、 ＩｎＰ基板結晶１２の厚さ方向のエツチン
グを行う。このエツチングを行うと、第３図（Ｄ）に示
すように、まずクラッド層１３が活性層１４の下に垂直
部１９として残るようにエツチングされ、しかる後、ク
ラッド層１３の下部側および基板結晶１２の表面側が台
形状となるようにエツチングされる。この時同暗に、ｎ
型ＩｎＰり ラ ラド層１５に対しても活性層１４をマ
スクとして下方から厚さ方向にエツチングが行われる。
ただし、ｎ型ＩｎＰクラッド層１５に関しては、垂直部
を経ることなく、即、逆台形状にエツチングされる。こ
のように、２つのクラッド層１３．１５でエツチング形
状が異なる点はその理由が不明である。しかし、実験を
くり返したところ、いずれも上記のようなエツチング形
状となった。
を経ることなく、即、逆台形状にエツチングされる。こ
のように、２つのクラッド層１３．１５でエツチング形
状が異なる点はその理由が不明である。しかし、実験を
くり返したところ、いずれも上記のようなエツチング形
状となった。
しかる後、基板結晶１２上に、クラッド層１３゜１５お
よび活性層１４の側方を覆うように、第２図で示したｎ
型ＩｎＰブロック層１６およびｐ型ＩｎＰ閉じ込め層１
７（埋込み層）？：２回目のＬＰＥによシ成長させる。
よび活性層１４の側方を覆うように、第２図で示したｎ
型ＩｎＰブロック層１６およびｐ型ＩｎＰ閉じ込め層１
７（埋込み層）？：２回目のＬＰＥによシ成長させる。
以上の説明から明らかなように、第１の実施例では、硫
酸系のエッチャントを用いた活性層１４のエツチングに
より、マスク２０の幅やクラット９層１５の厚みなどに
無関係に、活性層１４の幅を再現性よく自由に制御でき
る。したが？て、半導体レーザ素子間の特性の均一化を
図ることができるとともに、活性層１４の幅を狭くして
発振閾値の低減を図ることができる。
酸系のエッチャントを用いた活性層１４のエツチングに
より、マスク２０の幅やクラット９層１５の厚みなどに
無関係に、活性層１４の幅を再現性よく自由に制御でき
る。したが？て、半導体レーザ素子間の特性の均一化を
図ることができるとともに、活性層１４の幅を狭くして
発振閾値の低減を図ることができる。
また、活性層１４をマスクとしてクラッド層１３と基板
結晶１２をエツチングする際、同時にクラッド層１５も
エツチングされるが、上記エツチングを厚さ方向にのみ
行うことによりクラッド層１５は逆台形状にエツチング
される。したがって、たとえ活性層１４の幅を狭くして
も、クラッド層１５の上面は、マスク２０の幅で決まる
広い幅を維持するようになシ、その結果として電極との
オーミックを容易にとることができる。
結晶１２をエツチングする際、同時にクラッド層１５も
エツチングされるが、上記エツチングを厚さ方向にのみ
行うことによりクラッド層１５は逆台形状にエツチング
される。したがって、たとえ活性層１４の幅を狭くして
も、クラッド層１５の上面は、マスク２０の幅で決まる
広い幅を維持するようになシ、その結果として電極との
オーミックを容易にとることができる。
また、活性層１４をマスクとしてクラッド層１３および
基板結晶１２を厚さ方向にエツチングすることでクラッ
ド層１３の垂直部１９を形成しておシ、これによシ活性
層１４と基板結晶１２との間に烏、峻な段差を大きくと
ることができる。したがって、ｐ型１ｎＰ基板を用いた
半導体レーザにおいては、ブロック層１６に成長させた
際に、そのブロック層１６の反９上がりを活性層１４よ
ｐ下の位置で止める必要があるが、それを容易に行うこ
とができる。
基板結晶１２を厚さ方向にエツチングすることでクラッ
ド層１３の垂直部１９を形成しておシ、これによシ活性
層１４と基板結晶１２との間に烏、峻な段差を大きくと
ることができる。したがって、ｐ型１ｎＰ基板を用いた
半導体レーザにおいては、ブロック層１６に成長させた
際に、そのブロック層１６の反９上がりを活性層１４よ
ｐ下の位置で止める必要があるが、それを容易に行うこ
とができる。
第４図はこの発明の第２の実施例によｐｆＭ造された埋
込み型半導体レーザを示す。第４図において、２１はマ
イナス電極、２２はｎ型１１１Ｐ２！ｌ’板結晶、２３
はｎ型ＩｎＰクラッド層、２４はＩｎＧａＡｓＰ活性層
、２５はｐ型１ｎＰクラッド層、２６ ＰＪ、 ｐ 型
ＩｎＧａＡｓＰキャップ層、２７はＴ） ＴＥ、 Ｉｎ
Ｐブロック層、２８はｎ型ＩｎＰ閉じ込め層、２９はプ
ラス電極である。
込み型半導体レーザを示す。第４図において、２１はマ
イナス電極、２２はｎ型１１１Ｐ２！ｌ’板結晶、２３
はｎ型ＩｎＰクラッド層、２４はＩｎＧａＡｓＰ活性層
、２５はｐ型１ｎＰクラッド層、２６ ＰＪ、 ｐ 型
ＩｎＧａＡｓＰキャップ層、２７はＴ） ＴＥ、 Ｉｎ
Ｐブロック層、２８はｎ型ＩｎＰ閉じ込め層、２９はプ
ラス電極である。
第２図に示した半導体レーザがｐ型ＩｎＰ基板を用いた
場合であるのに対して、第４図はｎ型ＩｎＰ基板を用い
た埋込み型半導体レーザである。したがって、この場合
は、第２図に比べて、電極の極性が上下で逆であるとと
もに、クラッド層の導電型が上下で逆であり、さらにＩ
ｎＰブロック層がｐ型、 ＩｎＰ閉じ込め層がｎ型であ
る。さらに、この場合は、プラス電極２９とのオーミッ
クをとるためにｐ型ＩｎＧａＡｓｐキャップ層２６が必
要となり、しかもｐ型ＩｎＰブロック層２７は活性層２
４の上方まで達している。、また、第２図の場合は基板
結晶の表面の一部を台形状にエツチングしているが、こ
の場合（第４図の場合）は平担のままである。
場合であるのに対して、第４図はｎ型ＩｎＰ基板を用い
た埋込み型半導体レーザである。したがって、この場合
は、第２図に比べて、電極の極性が上下で逆であるとと
もに、クラッド層の導電型が上下で逆であり、さらにＩ
ｎＰブロック層がｐ型、 ＩｎＰ閉じ込め層がｎ型であ
る。さらに、この場合は、プラス電極２９とのオーミッ
クをとるためにｐ型ＩｎＧａＡｓｐキャップ層２６が必
要となり、しかもｐ型ＩｎＰブロック層２７は活性層２
４の上方まで達している。、また、第２図の場合は基板
結晶の表面の一部を台形状にエツチングしているが、こ
の場合（第４図の場合）は平担のままである。
その他は第２図の半導体レーザと同一である。
このような埋込み型半導体レーザは第５図に示すこの発
明の第２の実施例によシ製造される。
明の第２の実施例によシ製造される。
第５図（Ａ） において、２２１４ ｎ型ＩｎＰ基板結
晶であり、まずこの基板結晶２２上に１回目のＬＰＥに
よりｎ型ＩｎＰクラッド層２３ 、 ＩｎＧａＡｓＰ活
性層２４、ｐ型ＩｎＰクラッド’ ２” ＋ ｐ ’Ｊ
Ｉ ＩｎＧａＡｓＰキャップ＃２６ｆ：順次形成する。
晶であり、まずこの基板結晶２２上に１回目のＬＰＥに
よりｎ型ＩｎＰクラッド層２３ 、 ＩｎＧａＡｓＰ活
性層２４、ｐ型ＩｎＰクラッド’ ２” ＋ ｐ ’Ｊ
Ｉ ＩｎＧａＡｓＰキャップ＃２６ｆ：順次形成する。
そして、ｐ型ＩｎＧａＡｓｐキャップ層２６上には適轟
々幅の絶縁体エツチングマスク３０を設ケる。
々幅の絶縁体エツチングマスク３０を設ケる。
次に、硫酸系のエッチャントにより、絶縁体エツチング
マスク３０をマスクとして、第５図（Ｂ）に示すように
ｐ型ＩｎＧａＡｓＰキャップ層２６の不要部分をエツチ
ング除去する。
マスク３０をマスクとして、第５図（Ｂ）に示すように
ｐ型ＩｎＧａＡｓＰキャップ層２６の不要部分をエツチ
ング除去する。
続いて、残存ｐ型ＩｎＧａＡｓｐキャッフ０層２６をマ
スクとして塩酸系のエッチャントによジＰ ｌｊＪ Ｉ
ｎＰクラッド層２５をエツチングし、第５１ＺＩ （Ｃ
）に示すように残存クラッド層２５の両側で活性層２４
を線用させる。
スクとして塩酸系のエッチャントによジＰ ｌｊＪ Ｉ
ｎＰクラッド層２５をエツチングし、第５１ＺＩ （Ｃ
）に示すように残存クラッド層２５の両側で活性層２４
を線用させる。
そして、しかる後は、活性ｒｆｆ１２４のエンチング（
第５図（Ｄ）参照）と、残存活性層２４をマスクとした
クラッド６２３．２５の汚さ方向のエツチング（第５図
（Ｅ）参照）を第１の実施例と同様Ｃ′こ行い、さらに
２回目のＬＰＥによシ図示しないが埋込み層を成長させ
る。
第５図（Ｄ）参照）と、残存活性層２４をマスクとした
クラッド６２３．２５の汚さ方向のエツチング（第５図
（Ｅ）参照）を第１の実施例と同様Ｃ′こ行い、さらに
２回目のＬＰＥによシ図示しないが埋込み層を成長させ
る。
このような第２の実施例も、特徴とする部分の工程は第
１の実施例と同一であり、したがって、第１の実施例と
同様の効果を得ることができる。
１の実施例と同一であり、したがって、第１の実施例と
同様の効果を得ることができる。
以上の説明から明らかなように、この発明の製造方法で
は、活性層とクラッド層とを独立にエツチングし、しか
も残存活性層をマスクとしてクラッド層をエツチングす
る際、厚さ方向にエツチングし、下部クラッド層には残
存活性層の下に垂直部を形成する１、シたがって、この
発明の方法によれば、活性層の幅を再現性よく自由に制
御できて、半導体レーザ素子間の特性の均一化を図るこ
とができるとともに、活性層の幅を狭くして発振閾値の
低減を図ることができ、さらには、活性層の幅を狭くし
ても上部クラッド層の幅を広くとって電極とのオーミッ
クを容易にとることができる。また、ｐ型ＩｎＰ基板を
用いた半導体レーザにおいては、ブロック層を成長させ
た際に、そのブロック層の反り上がりを活性層より下の
位置で止める必要があるが、前記クラッド層の垂直部の
存在により、それを容易に行うことができるものである
。
は、活性層とクラッド層とを独立にエツチングし、しか
も残存活性層をマスクとしてクラッド層をエツチングす
る際、厚さ方向にエツチングし、下部クラッド層には残
存活性層の下に垂直部を形成する１、シたがって、この
発明の方法によれば、活性層の幅を再現性よく自由に制
御できて、半導体レーザ素子間の特性の均一化を図るこ
とができるとともに、活性層の幅を狭くして発振閾値の
低減を図ることができ、さらには、活性層の幅を狭くし
ても上部クラッド層の幅を広くとって電極とのオーミッ
クを容易にとることができる。また、ｐ型ＩｎＰ基板を
用いた半導体レーザにおいては、ブロック層を成長させ
た際に、そのブロック層の反り上がりを活性層より下の
位置で止める必要があるが、前記クラッド層の垂直部の
存在により、それを容易に行うことができるものである
。
第１図は従来の埋込み型半導体レーザを示す断面図、第
２図はこの発明の第１の実施例によシ製造された埋込み
型半導体レーザを示す断面図、第３図はこの発明の埋込
み型半導体レーザの製１１（１方法の第１の実施例を示
す断面図、卯７４図はこの発明の第２の実施例によシ製
造された埋込み型半導体レーザ全示す断面図、第５図は
この発明の製造方法の第２の実施例を示す断面図である
。 １２・・・ｐ型ＩｎＰ基板結晶、１３・・・ｐバシＩｎ
Ｐクラッド層、１４ ・−ＩｎＧａＡｓＰ活性層、１５
− ｎ 型、 ＩｎＰクラッド層、１６・・・ｎ型Ｉｎ
Ｐブロック％、１７・・・ｐ型ＩｎＰ閉じ込め層、１９
・・・垂直部、２２・・・ｎヘリＩｎＰ基板結晶、２３
・・・ｎ型ＩｎＰクラッド層、２４・・・ＩｎＧａＡｓ
Ｐ活性層、２５・・・ｐ型ＩｎＰクラッド論、２７・・
・ｐ型ＩｎＰブロック層、２８・・・ｎ型ＩｎＰ閉じ込
め層。 特許出願人 沖電気工朶株式会社 第１図 ■ 第２図 第３図 ０ 第３図 第５図 手続補正書 昭和５８年５月１８日 特許庁長官若 杉 和 夫殿 １、事件の表示 昭’１１１５７年 特 許 願第 １３３７８４ 号
２、発明の名称 埋込み型半導体レーザの製造方法 ３、補正をする者 事件どの関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日刊 昭和 年 月 Ｅｌ （
自発）６、補正の対象 切起１讐トの発明の詳細な説明および図面の簡単な説明
の各欄ならびに図面の一部 ７、 補正の内容 １ ） Ｉｎ ＆（ＩＩ ｉｄ： ４頁１２行［塩酸
系のエッチャント」を「塩酸系（４Ｈ（、ｔ＋Ｉ Ｈ２
Ｏ）のエッチャント」と訂正する。 ２）同４頁１８行「硫酸系のエッチャント」ヲ「硫酸系
（３Ｈ２ＳＯ４ＩＩ ＨｚＯｚ ＩＩ ＩｈＯ）または
フェリシアン化カリ系（Ｋｓ Ｆ ｅ （ＣＮ ）ｓ
十ＫＯＨ＋ｌ−１２０）のエラチャンＩ−Ｊと訂正す
る。 ３）同６頁７行「硫酸系」をｒ ＩｎＰには不活性」と
訂正する。 ４）同７頁１３行ないし１０頁１行「第４図は・・・・
・・得ることができる。」を削除する。 ５）同１１頁４行ないし７行「を示す断面図、・・・・
・・第２の実施例」を削除する。 ６）同１１頁１１行「垂直部、」を「垂直７１μ。」と
訂正する。 ７）同１１頁１１行ないし１５行［２２・・・１１型Ｉ
ｎＰ基板結晶・・・・・・ｎ型ＩｎＰ閉じ込め層。Ｊｆ
削除する。 ８）図面第４図および第５図を削除する。
２図はこの発明の第１の実施例によシ製造された埋込み
型半導体レーザを示す断面図、第３図はこの発明の埋込
み型半導体レーザの製１１（１方法の第１の実施例を示
す断面図、卯７４図はこの発明の第２の実施例によシ製
造された埋込み型半導体レーザ全示す断面図、第５図は
この発明の製造方法の第２の実施例を示す断面図である
。 １２・・・ｐ型ＩｎＰ基板結晶、１３・・・ｐバシＩｎ
Ｐクラッド層、１４ ・−ＩｎＧａＡｓＰ活性層、１５
− ｎ 型、 ＩｎＰクラッド層、１６・・・ｎ型Ｉｎ
Ｐブロック％、１７・・・ｐ型ＩｎＰ閉じ込め層、１９
・・・垂直部、２２・・・ｎヘリＩｎＰ基板結晶、２３
・・・ｎ型ＩｎＰクラッド層、２４・・・ＩｎＧａＡｓ
Ｐ活性層、２５・・・ｐ型ＩｎＰクラッド論、２７・・
・ｐ型ＩｎＰブロック層、２８・・・ｎ型ＩｎＰ閉じ込
め層。 特許出願人 沖電気工朶株式会社 第１図 ■ 第２図 第３図 ０ 第３図 第５図 手続補正書 昭和５８年５月１８日 特許庁長官若 杉 和 夫殿 １、事件の表示 昭’１１１５７年 特 許 願第 １３３７８４ 号
２、発明の名称 埋込み型半導体レーザの製造方法 ３、補正をする者 事件どの関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日刊 昭和 年 月 Ｅｌ （
自発）６、補正の対象 切起１讐トの発明の詳細な説明および図面の簡単な説明
の各欄ならびに図面の一部 ７、 補正の内容 １ ） Ｉｎ ＆（ＩＩ ｉｄ： ４頁１２行［塩酸
系のエッチャント」を「塩酸系（４Ｈ（、ｔ＋Ｉ Ｈ２
Ｏ）のエッチャント」と訂正する。 ２）同４頁１８行「硫酸系のエッチャント」ヲ「硫酸系
（３Ｈ２ＳＯ４ＩＩ ＨｚＯｚ ＩＩ ＩｈＯ）または
フェリシアン化カリ系（Ｋｓ Ｆ ｅ （ＣＮ ）ｓ
十ＫＯＨ＋ｌ−１２０）のエラチャンＩ−Ｊと訂正す
る。 ３）同６頁７行「硫酸系」をｒ ＩｎＰには不活性」と
訂正する。 ４）同７頁１３行ないし１０頁１行「第４図は・・・・
・・得ることができる。」を削除する。 ５）同１１頁４行ないし７行「を示す断面図、・・・・
・・第２の実施例」を削除する。 ６）同１１頁１１行「垂直部、」を「垂直７１μ。」と
訂正する。 ７）同１１頁１１行ないし１５行［２２・・・１１型Ｉ
ｎＰ基板結晶・・・・・・ｎ型ＩｎＰ閉じ込め層。Ｊｆ
削除する。 ８）図面第４図および第５図を削除する。
Claims (1)
- 基板上に第１のクラッド層、活性層、第２のクラッド層
を順次形成した後、第２のクラッド層のみを選択的にエ
ツチングして、残存第２のクラッド層の両側で活性層を
露出させる工程と、この活性層の露出部をエツチングす
るとともに活性層のサイドエツチングを行い、前記残存
第２のクラッド層の下に活性層を幅狭に残す工程と、こ
の残存活性層をマスクとしてクラッド層を厚さ方向にエ
ツチングし、残存活性層の下に第１のクラッド層の垂直
部を形成する工程と、残存クラッド層および残存活性層
の側方を覆うように埋込み層を形成する工程とを具備す
ることを特徴とする狸込み型半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13378482A JPS5925290A (ja) | 1982-08-02 | 1982-08-02 | 埋込み型半導体レ−ザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13378482A JPS5925290A (ja) | 1982-08-02 | 1982-08-02 | 埋込み型半導体レ−ザの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5925290A true JPS5925290A (ja) | 1984-02-09 |
| JPH03796B2 JPH03796B2 (ja) | 1991-01-08 |
Family
ID=15112913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13378482A Granted JPS5925290A (ja) | 1982-08-02 | 1982-08-02 | 埋込み型半導体レ−ザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925290A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205980A (ja) * | 1987-02-23 | 1988-08-25 | Anritsu Corp | 半導体レ−ザ |
| JPS63205981A (ja) * | 1987-02-23 | 1988-08-25 | Anritsu Corp | 半導体レ−ザ |
-
1982
- 1982-08-02 JP JP13378482A patent/JPS5925290A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205980A (ja) * | 1987-02-23 | 1988-08-25 | Anritsu Corp | 半導体レ−ザ |
| JPS63205981A (ja) * | 1987-02-23 | 1988-08-25 | Anritsu Corp | 半導体レ−ザ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03796B2 (ja) | 1991-01-08 |
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