JPS59224922A - 入出力兼用端子回路 - Google Patents
入出力兼用端子回路Info
- Publication number
- JPS59224922A JPS59224922A JP58098024A JP9802483A JPS59224922A JP S59224922 A JPS59224922 A JP S59224922A JP 58098024 A JP58098024 A JP 58098024A JP 9802483 A JP9802483 A JP 9802483A JP S59224922 A JPS59224922 A JP S59224922A
- Authority
- JP
- Japan
- Prior art keywords
- output
- power supply
- supply line
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路によって構成される入出力兼用
端子回路に関する。
端子回路に関する。
第１図を参照して１ず従来の入出力兼用端子回路の構成
を説明する。第１図はＮチャネル形ＭＯ８）ランジスタ
によって構成された入出力兼用端子回路の一例を示す回
路図である。
を説明する。第１図はＮチャネル形ＭＯ８）ランジスタ
によって構成された入出力兼用端子回路の一例を示す回
路図である。
％（ｉ線Ｉ （Ｖｓｓ ）、Ｊ （ＶＤＤ ）ヲ有り、
、ソレヲ電源とする出力トランジスタ駆動回路Ａの第１
の出力および第２の出力が、出力トランジスタＢおよび
Ｃのゲート入力に接続され、出力トランジスタＢのドレ
イン電極が電源線Ｊに、ソース電極が出力端子パッドＤ
に接続されている。
、ソレヲ電源とする出力トランジスタ駆動回路Ａの第１
の出力および第２の出力が、出力トランジスタＢおよび
Ｃのゲート入力に接続され、出力トランジスタＢのドレ
イン電極が電源線Ｊに、ソース電極が出力端子パッドＤ
に接続されている。
捷た出力トランジスタＣのドレイン電極が出力端子パッ
ドＤに、シース電極が電源線■に接続され、出力トラン
ジスタ駆動回路Ａ、出力トランジスタＢ、Ｃにより、ト
ライステートバッファ回路が構成されている。電源線Ｊ
および■の電位はそれぞれ論理値で“１″および０”に
保たれている。
ドＤに、シース電極が電源線■に接続され、出力トラン
ジスタ駆動回路Ａ、出力トランジスタＢ、Ｃにより、ト
ライステートバッファ回路が構成されている。電源線Ｊ
および■の電位はそれぞれ論理値で“１″および０”に
保たれている。
出力トランジスタ駆動回路Ａの第１の出力が“１″を＄
２の出力が１０”を出力した場合、出力トランジスタＢ
が導通し、出力トランジスタＣが非導通とな妙、パッド
ＤＨ出力トランジスタＢを通じて電源線Ｊと導通し、パ
ッドＤの電位は電源線Ｊに等しくなる。駆動回路Ａの第
１の出力が０”を、第２の出力が１”を出力した場合、
出力トランジスタＢが非導通、出力トランジスタＣが導
通となり、パッドＤの電位は電源線Ｉに等しくなる。捷
だ駆動回路Ａの出力１，２が共に”０″の場合、出力ト
ランジスタＢ 、 ＣＦｉ共に非導通となり、パッドＤ
は電源線Ｉ、Ｊとに共に非導通となる。
２の出力が１０”を出力した場合、出力トランジスタＢ
が導通し、出力トランジスタＣが非導通とな妙、パッド
ＤＨ出力トランジスタＢを通じて電源線Ｊと導通し、パ
ッドＤの電位は電源線Ｊに等しくなる。駆動回路Ａの第
１の出力が０”を、第２の出力が１”を出力した場合、
出力トランジスタＢが非導通、出力トランジスタＣが導
通となり、パッドＤの電位は電源線Ｉに等しくなる。捷
だ駆動回路Ａの出力１，２が共に”０″の場合、出力ト
ランジスタＢ 、 ＣＦｉ共に非導通となり、パッドＤ
は電源線Ｉ、Ｊとに共に非導通となる。
さてここで、出力トランジスタＢが導通、Ｃが非導通で
、パッドＤと電源線Ｊが導通している場合、外部回路と
の競合により、パッドＤに外部より“０″が印加された
とき、電源線Ｊから出力トランジスタＢ、パッドＤを通
じ、過大電流が流れ、電源線Ｊを流れる電流が著しく増
加し、電源線Ｊの電位が異常に低下する。１だ、出力ト
ランジスタＢが非導通、Ｃが導通している場合、外部よ
りパッドＤに１”が印加されたとき、外部よりパッドＤ
、出力トランジスタＣを通じて過大電流が流れ、電源線
■を流れる電流が著しく増加し、電源線Ｉの電位が異常
に低下する。このような状態になった場合、内部回路に
誤動作が生じるという欠点があった。
、パッドＤと電源線Ｊが導通している場合、外部回路と
の競合により、パッドＤに外部より“０″が印加された
とき、電源線Ｊから出力トランジスタＢ、パッドＤを通
じ、過大電流が流れ、電源線Ｊを流れる電流が著しく増
加し、電源線Ｊの電位が異常に低下する。１だ、出力ト
ランジスタＢが非導通、Ｃが導通している場合、外部よ
りパッドＤに１”が印加されたとき、外部よりパッドＤ
、出力トランジスタＣを通じて過大電流が流れ、電源線
■を流れる電流が著しく増加し、電源線Ｉの電位が異常
に低下する。このような状態になった場合、内部回路に
誤動作が生じるという欠点があった。
本発明の目的は電源線電位の変動を検出し、それを制限
する回路を設けることにより、上述の欠点を解決できる
入出力兼用端子回路を提供することＫある。
する回路を設けることにより、上述の欠点を解決できる
入出力兼用端子回路を提供することＫある。
前記目的を達成するために本発明による入出力兼用端子
回路Ｆｉ第１電源線（ＶＤＤ ）と、′ｆ＄２電源線（
Ｖｓｓ）と、前記第１．第２電源線（Ｖｎｎ ）（Ｖｓ
ｓ）間に接続され、論理信号をそれぞれ出力するｉＪｌ
、ＩＪ２出力を有する出力トランジスタ駆動回路と、
ゲート電極が前記第１出力に、ドレイン電極またはソー
ス電極が前記第１電源線（Ｖｎｎ ）にそれぞれ接続さ
れた第１トランジスタと、ゲート電極が前記第２出力に
、ドレイン電極また社ソース電極が前記第１トランジス
タのソース電極またはドレイン電極に、ソース電極また
はドレイン電極が前記第２電源線 ・（Ｖｓｓ）にそれ
ぞれ接続された第２トランジスタと、前記第１．第２の
トランジスタの接続点と接続された入出力端子とからな
るトライステートバッファ回路の入出力兼用端子回路に
おいて、前記第１電源線（ＶＤＤ ）に対応すみ第３電
源線（Ｖ’ＤＤ ）と前記第２電源線（Ｖｓｓ）に対応
する第４電源線（Ｖ’ｓｓ）を設け、前記出力トランジ
スタ駆動回路の第１出力が＄１人力に、前記第３．第４
電源線（Ｖ’Ｔ）Ｄ ）（Ｖ’ｓｓ ）間に接続され前
記第１電源線（ＶＤＤ）の電位を入力とするインバータ
の出力が第２人力にそれぞれ接続された第１の２人カゲ
ート回路と、前記出力トランジスタ駆動回路の第２出力
が第１人力に、前記第３．第４電源線（Ｖ’ｎｎ ）
（Ｖ’ｓｓ ）間に接続され、前記第２電源線（Ｖｓｓ
）の電位を入力とするインバータの出力が第２人力にそ
れぞれ接続された第２の２人カゲート回路とを設けて構
成しである。
回路Ｆｉ第１電源線（ＶＤＤ ）と、′ｆ＄２電源線（
Ｖｓｓ）と、前記第１．第２電源線（Ｖｎｎ ）（Ｖｓ
ｓ）間に接続され、論理信号をそれぞれ出力するｉＪｌ
、ＩＪ２出力を有する出力トランジスタ駆動回路と、
ゲート電極が前記第１出力に、ドレイン電極またはソー
ス電極が前記第１電源線（Ｖｎｎ ）にそれぞれ接続さ
れた第１トランジスタと、ゲート電極が前記第２出力に
、ドレイン電極また社ソース電極が前記第１トランジス
タのソース電極またはドレイン電極に、ソース電極また
はドレイン電極が前記第２電源線 ・（Ｖｓｓ）にそれ
ぞれ接続された第２トランジスタと、前記第１．第２の
トランジスタの接続点と接続された入出力端子とからな
るトライステートバッファ回路の入出力兼用端子回路に
おいて、前記第１電源線（ＶＤＤ ）に対応すみ第３電
源線（Ｖ’ＤＤ ）と前記第２電源線（Ｖｓｓ）に対応
する第４電源線（Ｖ’ｓｓ）を設け、前記出力トランジ
スタ駆動回路の第１出力が＄１人力に、前記第３．第４
電源線（Ｖ’Ｔ）Ｄ ）（Ｖ’ｓｓ ）間に接続され前
記第１電源線（ＶＤＤ）の電位を入力とするインバータ
の出力が第２人力にそれぞれ接続された第１の２人カゲ
ート回路と、前記出力トランジスタ駆動回路の第２出力
が第１人力に、前記第３．第４電源線（Ｖ’ｎｎ ）
（Ｖ’ｓｓ ）間に接続され、前記第２電源線（Ｖｓｓ
）の電位を入力とするインバータの出力が第２人力にそ
れぞれ接続された第２の２人カゲート回路とを設けて構
成しである。
前記構成によれば電源線の電位が低下しようとしても第
１またＦｉ第２のトランジスタのオフによって異常低下
は制限されるので内部回路が誤動作するという問題は解
決される。
１またＦｉ第２のトランジスタのオフによって異常低下
は制限されるので内部回路が誤動作するという問題は解
決される。
以下、図面を参照して本発明をさらに詳しく説明する。
第２図は本発明による入出力兼用端子回路の第１の実施
例を示す回路図で、１ｇ１図の例と同様、ＮチャネルＭ
Ｏ８）ランジスタ回路に施こしたものである。従来回路
における電源線Ｉ、Ｊとは独立に別の電源線Ｐ （’
Ｖ’ＤＤ ） 。
例を示す回路図で、１ｇ１図の例と同様、ＮチャネルＭ
Ｏ８）ランジスタ回路に施こしたものである。従来回路
における電源線Ｉ、Ｊとは独立に別の電源線Ｐ （’
Ｖ’ＤＤ ） 。
Ｑ （Ｖ’ｓｓ ）が設けられている。電源線Ｐの電位
に電源線■の電位に、電源線Ｑの電位は電源線Ｊの電位
に相当している。１だ電源線Ｐ、Ｑを電源とするインバ
ータＭ、Ｎ、０と電源線■。
に電源線■の電位に、電源線Ｑの電位は電源線Ｊの電位
に相当している。１だ電源線Ｐ、Ｑを電源とするインバ
ータＭ、Ｎ、０と電源線■。
Ｊを電源とするＮＯ）’トゲート回路Ｋ 、 Ｌが設け
られている。電源線ＪおよびＩの電位変動がない場合、
インバータＮの出力は論理値１、インバータＭ、Ｏの出
力に論理値０になるようにその閾値が設定されている。
られている。電源線ＪおよびＩの電位変動がない場合、
インバータＮの出力は論理値１、インバータＭ、Ｏの出
力に論理値０になるようにその閾値が設定されている。
したがってＮＯＲゲート回路に、Ｌの出力すなわち出力
トランジスタのゲート電極の入力は出力トランジスタ駆
動回路人の第１．第２の出力によって制翻される。
トランジスタのゲート電極の入力は出力トランジスタ駆
動回路人の第１．第２の出力によって制翻される。
いま、駆動回路Ａからの出力により出力トランジスタＢ
が導通し、Ｃが非導通であるとするとパッドＤｄ出力ト
ランジスタＢを通じて電源線Ｊと導通している。このと
き出力の競合により外部よ如パッドＤに論理値０が印加
されたとすると電源線Ｊから出力トランジスタＢ、パッ
ドＤを通じ過大電流が流れ、その結果、電源線Ｊの電位
が低下する。ここで電源線Ｊの電位がインバータＭの閾
値よりも低下するとインバータＭの出力は論理値１に反
転し、ＮＯＲゲート回路にの出力はＯとなるため出力ト
ランジスタＢに非導通となり、電源線ＪからパッドＤに
流れる電流が遮断さね７、電源線Ｊの電位が回復する。
が導通し、Ｃが非導通であるとするとパッドＤｄ出力ト
ランジスタＢを通じて電源線Ｊと導通している。このと
き出力の競合により外部よ如パッドＤに論理値０が印加
されたとすると電源線Ｊから出力トランジスタＢ、パッ
ドＤを通じ過大電流が流れ、その結果、電源線Ｊの電位
が低下する。ここで電源線Ｊの電位がインバータＭの閾
値よりも低下するとインバータＭの出力は論理値１に反
転し、ＮＯＲゲート回路にの出力はＯとなるため出力ト
ランジスタＢに非導通となり、電源線ＪからパッドＤに
流れる電流が遮断さね７、電源線Ｊの電位が回復する。
また、出力トランジスタＢが非導通、Ｃが導通している
場合、外部より論理値１が印加されると外部よりパッド
Ｄ、出力トランジスタＣを通じて過大電流が流れ、電源
線Ｉの電位が異常に上昇する。ここで、電源線Ｉの電位
がインバータＮの闇値より上昇するとインバータＮの出
力Ｆｉ論理値１、インバータＯの出力は論理値１に反転
し、ＮＯＲゲート回路りの出力はＯとなるため出力トラ
ンジスタｃｈ非導通となってパッドＤから電源線Ｉに流
れる電流が遮断され、電源線Ｉの電位が回復する。
場合、外部より論理値１が印加されると外部よりパッド
Ｄ、出力トランジスタＣを通じて過大電流が流れ、電源
線Ｉの電位が異常に上昇する。ここで、電源線Ｉの電位
がインバータＮの闇値より上昇するとインバータＮの出
力Ｆｉ論理値１、インバータＯの出力は論理値１に反転
し、ＮＯＲゲート回路りの出力はＯとなるため出力トラ
ンジスタｃｈ非導通となってパッドＤから電源線Ｉに流
れる電流が遮断され、電源線Ｉの電位が回復する。
第３図に本発明の他の実施例を示す回路図で、Ｃ−ＭＯ
８形回路の適用例である。
８形回路の適用例である。
この回路の場合は出力トランジスタＢ′カＰチャネルＭ
Ｏ８）ランジスタであるため、ＰチャネルＭＯ８）ラン
ジスタのゲート電極に接続されるゲート回路に’ＵＮＡ
ＮＤゲート回路である。
Ｏ８）ランジスタであるため、ＰチャネルＭＯ８）ラン
ジスタのゲート電極に接続されるゲート回路に’ＵＮＡ
ＮＤゲート回路である。
また、ＮＡＮＤゲート回路の一人力に接続されるインバ
ータはＲ，Ｍの２個となる。本実施例の場合、電源線Ｊ
の電位が異常に低下し、インバータ凡の出力が論理値１
、インバータＭの出力が論理値０となるとＮＡＮＤゲー
ト回路に′の出力に論理値１となり、ＰチャネルＭＯ８
）ランジスタＢ′は非導通になるため電源線Ｊからパッ
ドＤに流れる電流が遮断され、第２図と同様電源線Ｊの
電位は回復する。
ータはＲ，Ｍの２個となる。本実施例の場合、電源線Ｊ
の電位が異常に低下し、インバータ凡の出力が論理値１
、インバータＭの出力が論理値０となるとＮＡＮＤゲー
ト回路に′の出力に論理値１となり、ＰチャネルＭＯ８
）ランジスタＢ′は非導通になるため電源線Ｊからパッ
ドＤに流れる電流が遮断され、第２図と同様電源線Ｊの
電位は回復する。
以上、詳しく説明したように本発明によれば、内部電源
線に対し、独立した電源線と、それを電源とし内部電源
を入力とする論理回路を設け、その入力初段のインバー
タの閾値電位を任意に設定することにより、入出力兼用
端子において、外部との出力競合による内部電源線電流
の異常な増加や電位の異常変動を検知し、それを制限で
きる効果がある。
線に対し、独立した電源線と、それを電源とし内部電源
を入力とする論理回路を設け、その入力初段のインバー
タの閾値電位を任意に設定することにより、入出力兼用
端子において、外部との出力競合による内部電源線電流
の異常な増加や電位の異常変動を検知し、それを制限で
きる効果がある。
第１図ＦｉＮチャネル形ＭＯ８）ランジスタで構成され
た従来の入出力兼用端子回路の一例を示す回路図、第２
図は本発明による入出力兼用端子回路の一実施例を示す
回路図、第３図に本発明の他の実施例を示す回路図であ
る。 Ａ・・・出力トランジスタ駆動回路 Ｂ、Ｂ・・・出力トランジスタ（第１）Ｃ・・・出力ト
ランジスタ（第２） Ｋ、Ｌ・・・ＮＯＲゲート回路 に′・・・ＮＡＮＤゲート回路 ■、Ｍ、Ｎ、０・・・インバータ Ｄ・・・入出力端子パッド Ｉ 、Ｊ 、Ｐ、Ｑ・・・電源線 Ｅ・・・入力回路
た従来の入出力兼用端子回路の一例を示す回路図、第２
図は本発明による入出力兼用端子回路の一実施例を示す
回路図、第３図に本発明の他の実施例を示す回路図であ
る。 Ａ・・・出力トランジスタ駆動回路 Ｂ、Ｂ・・・出力トランジスタ（第１）Ｃ・・・出力ト
ランジスタ（第２） Ｋ、Ｌ・・・ＮＯＲゲート回路 に′・・・ＮＡＮＤゲート回路 ■、Ｍ、Ｎ、０・・・インバータ Ｄ・・・入出力端子パッド Ｉ 、Ｊ 、Ｐ、Ｑ・・・電源線 Ｅ・・・入力回路
Claims (1)
- 第１電源線（ＶＤＤ）と、第２電源線（Ｖｓｓ）と、前
記第１．第２電源線（Ｖｎｎ ） （Ｖｓｓ ）間に接
続され、論理信号をそれぞれ出力する第１、＠２出力を
有する出力トランジスタ駆動回路と、ゲート電極が前記
第１出力に、ドレイン電極またはソース電極が前記第１
電源線（ＶＤＤ ）にそれぞれ接続された第１トランジ
スタと、ゲート電極が前記第２出力に、ドレイン電極ま
たはソース電極が前記第１トランジスタのソース電極ま
たはドレイン電極に、ソース電極またにドレイン電極が
前記第２電源線（Ｖｓｓ）にそれぞれ接続された第２ト
ランジスタと、前記第１、＠２のトランジスタの接続点
に接続された入出力端子とからなるトライステートバッ
ファ回路の入出力兼用端子回路において、前記第１電源
ｍ （ＶＤＤ ） ニ対応−ｔ ル＠ ３１Ｆｔ源’ｆ
ａ （Ｖ’ ｎｎ ） 、Ｊ：前記ｇＪ１．２電源線（
Ｖｓｓ）に対応する第４電源線（Ｖ’ｓｓ）を設け、前
記出力トランジスタ駆動回路の第１出力が第１人力に、
前記第３．第４電源線（Ｖ’ＤＤ ） （Ｖ’ｓｓ ）
間に接続され前記第１ 電源線（ＶＴ）Ｄ ）の電位を
入力とするインバータの出力が第２人力にそれぞれ接続
された第１の２人カゲート回路と、前記出力トランジス
タ駆動回路の第２出力が第１人力に、前記第３．第４電
源線（Ｖ’ＤＤ ）（Ｖ’ｓｓ ）間に接続され、前記
第２電源線（Ｖｓｓ）の電位を入力とするインバータ出
力が第２人力にそれぞれ接続された第２の２人カゲート
回路とを設けたことを特徴とする入出力兼用端子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098024A JPS59224922A (ja) | 1983-06-03 | 1983-06-03 | 入出力兼用端子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098024A JPS59224922A (ja) | 1983-06-03 | 1983-06-03 | 入出力兼用端子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59224922A true JPS59224922A (ja) | 1984-12-17 |
Family
ID=14208346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58098024A Pending JPS59224922A (ja) | 1983-06-03 | 1983-06-03 | 入出力兼用端子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224922A (ja) |
-
1983
- 1983-06-03 JP JP58098024A patent/JPS59224922A/ja active Pending
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