JPS59224575A - パタ−ン発生回路 - Google Patents
パタ−ン発生回路Info
- Publication number
- JPS59224575A JPS59224575A JP58085313A JP8531383A JPS59224575A JP S59224575 A JPS59224575 A JP S59224575A JP 58085313 A JP58085313 A JP 58085313A JP 8531383 A JP8531383 A JP 8531383A JP S59224575 A JPS59224575 A JP S59224575A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- speed ram
- ram
- sends
- optional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は論理回路の試験を行う試験機に係り、特に任意
の長さと任意のパターンを発生することが可能であり、
且つ簡易な構成で経済的なパターン発生回路に関する。
の長さと任意のパターンを発生することが可能であり、
且つ簡易な構成で経済的なパターン発生回路に関する。
（ｂ）従来技術と問題点
各種の論理回路を試験する為には周期の速いパターンか
ら遅いパターン迄各種のパターンを任意に発生させる必
要がある。従来、各種のパターン発生試験機はレジスタ
とカウンタとを用いて希望するパターンを発生させてい
る。しかしレジスタとカウンタとを用いた回路では、そ
の回路固有のパターンしか発生しない為、任意のパター
ンが得られず、必要とするパターンを発生する回路を多
量に用意していた。この為試験機を構成する装置が大き
く、不経済となる欠点がある。
ら遅いパターン迄各種のパターンを任意に発生させる必
要がある。従来、各種のパターン発生試験機はレジスタ
とカウンタとを用いて希望するパターンを発生させてい
る。しかしレジスタとカウンタとを用いた回路では、そ
の回路固有のパターンしか発生しない為、任意のパター
ンが得られず、必要とするパターンを発生する回路を多
量に用意していた。この為試験機を構成する装置が大き
く、不経済となる欠点がある。
（Ｃ）発明の目的
本発明の目的は上記欠点を除く為、任意の長さと任意の
パターンを発生することが可能であり、且つ簡易な構成
で経済的なパターン発生回路を提供することにある。
パターンを発生することが可能であり、且つ簡易な構成
で経済的なパターン発生回路を提供することにある。
（ｄ）発明の構成
本発明の構成は論理回路を試験する試験機に於いて、各
種パターンを記憶する高速ＲＡＭと、該パターンを選択
するアドレスと該パターンの送出回数を指示する低速Ｒ
ＡＭとを設け、該低速ＲＡＭの指示により任意の長さで
任意のパターンを該高速ＲＡＭから送出させるようにし
たものである。
種パターンを記憶する高速ＲＡＭと、該パターンを選択
するアドレスと該パターンの送出回数を指示する低速Ｒ
ＡＭとを設け、該低速ＲＡＭの指示により任意の長さで
任意のパターンを該高速ＲＡＭから送出させるようにし
たものである。
＜ｅ＞発明の実施例
本発明は記憶容量が小さく且つ高価であるアクセス時間
の高速なＲＡＭと、記憶容量が大きく安価である低速の
ＲＡＭとを組合せ、高速ＲＡＭには各種の短周期パター
ンを、低速ＲＡＭにＧよ該高速ＲＡＭが記憶する各種パ
ターンの選択情報と該選択されたパターンの繰り返し数
とを予め初期９−ド装置から格納し、高速ＲＡＭが記憶
する各種パターンの選択と該パターンの繰り返し送出回
数を低速ＲＡＭから指示するようにして、希望するパタ
ーンを希望する時間発生させるようにしたものである。
の高速なＲＡＭと、記憶容量が大きく安価である低速の
ＲＡＭとを組合せ、高速ＲＡＭには各種の短周期パター
ンを、低速ＲＡＭにＧよ該高速ＲＡＭが記憶する各種パ
ターンの選択情報と該選択されたパターンの繰り返し数
とを予め初期９−ド装置から格納し、高速ＲＡＭが記憶
する各種パターンの選択と該パターンの繰り返し送出回
数を低速ＲＡＭから指示するようにして、希望するパタ
ーンを希望する時間発生させるようにしたものである。
図は本発明の一実施例を示す回路のブロック図である。
ＲＡＭ１は高速ＲＡＭでＲＡＭ３＆よ低速ＲＡＭである
。ＲＡＭ３はアドレスカウンタ４が指示するアドレスに
より、ＲＡＭＩのノくターンを選択するビットを信号線
ａにより送出し、希望するパターンを格納しているＲＡ
ＭＩのチップを選択する。同時にＲＡＭ３はＡＮＤ回路
５に“１”を送出し、クロックをアドレスカウンタ２に
送出するとともにＡＮＤ回路６にも送出する。又アドレ
スカウンタ２にＲＡＭＩの希望するパターンのアドレス
の送出を指示する。ＲＡＭＩは希望のパターンを１ビツ
ト記憶しており、アドレスカウンタ２からクロックに同
期して送られて来る一連のアドレスにより該パターンを
連続してＡＮＤ回路６に送出し、ＡＮＤ回路６はクロッ
クに同期して該パターンを出力より送出する。アドレス
カウンタ２は一連のアドレス送出を終了するとアドレス
カウンタ４に信号線すを経てキャリークロックを送出す
る。アドレスカウンタ４は該キャリークロックによりＲ
ＡＭ３に前記と同一のアドレスを送出し、上記動作の繰
り返しを行わせ同一のパターンを送出し続ける。ＲＡＭ
３は該繰り返し動作が指定された回数行われるとＡＮＤ
回路５に０″を送出してパターン送出を停止させる。ア
ドレスカウンタ４は次のパターン送出が要求されるとＲ
ＡＭ３のアドレスを指示されたパターンが送出されるよ
うに選択し、ＲＡＭ３に送出する。
。ＲＡＭ３はアドレスカウンタ４が指示するアドレスに
より、ＲＡＭＩのノくターンを選択するビットを信号線
ａにより送出し、希望するパターンを格納しているＲＡ
ＭＩのチップを選択する。同時にＲＡＭ３はＡＮＤ回路
５に“１”を送出し、クロックをアドレスカウンタ２に
送出するとともにＡＮＤ回路６にも送出する。又アドレ
スカウンタ２にＲＡＭＩの希望するパターンのアドレス
の送出を指示する。ＲＡＭＩは希望のパターンを１ビツ
ト記憶しており、アドレスカウンタ２からクロックに同
期して送られて来る一連のアドレスにより該パターンを
連続してＡＮＤ回路６に送出し、ＡＮＤ回路６はクロッ
クに同期して該パターンを出力より送出する。アドレス
カウンタ２は一連のアドレス送出を終了するとアドレス
カウンタ４に信号線すを経てキャリークロックを送出す
る。アドレスカウンタ４は該キャリークロックによりＲ
ＡＭ３に前記と同一のアドレスを送出し、上記動作の繰
り返しを行わせ同一のパターンを送出し続ける。ＲＡＭ
３は該繰り返し動作が指定された回数行われるとＡＮＤ
回路５に０″を送出してパターン送出を停止させる。ア
ドレスカウンタ４は次のパターン送出が要求されるとＲ
ＡＭ３のアドレスを指示されたパターンが送出されるよ
うに選択し、ＲＡＭ３に送出する。
（ｆ）発明の詳細
な説明した如く、本発明は高速ＲＡＭと低速ＲＡＭとを
組合せ、高速ＲＡＭには各種のパターンを記憶させ、該
パターンの送出回数は低速ＲＡＭにより指示する為、任
意の長さと任意のパターンを発生することが可能であり
、且つ簡易な構成で経済的なパターン発生回路を提供出
来る。
組合せ、高速ＲＡＭには各種のパターンを記憶させ、該
パターンの送出回数は低速ＲＡＭにより指示する為、任
意の長さと任意のパターンを発生することが可能であり
、且つ簡易な構成で経済的なパターン発生回路を提供出
来る。
図は本発明の一実施例を示す回路のプロ・ツク図である
。 １．３はＲＡＭ、２．４はアドレスカウンタである。
。 １．３はＲＡＭ、２．４はアドレスカウンタである。
Claims (1)
- 論理回路を試験する試験機に於いて、各種パターンを記
憶する高速ＲＡＭと、該パターンを選択・するアドレス
と該パターンの送出回数を指示する低速ＲＡＭとを設け
、該低速ＲＡＭの指示により任意の長さで任意のパター
ンを該高速ＲＡＭから送出させることを特徴とするパタ
ーン発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085313A JPS59224575A (ja) | 1983-05-16 | 1983-05-16 | パタ−ン発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085313A JPS59224575A (ja) | 1983-05-16 | 1983-05-16 | パタ−ン発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59224575A true JPS59224575A (ja) | 1984-12-17 |
Family
ID=13855113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58085313A Pending JPS59224575A (ja) | 1983-05-16 | 1983-05-16 | パタ−ン発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156923A (ja) * | 1984-12-27 | 1986-07-16 | Toshiba Corp | Ｐｃｍダイナミツクシミユレ−タ |
-
1983
- 1983-05-16 JP JP58085313A patent/JPS59224575A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156923A (ja) * | 1984-12-27 | 1986-07-16 | Toshiba Corp | Ｐｃｍダイナミツクシミユレ−タ |
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