JPS5922417B2 - キヨウシジヨウハブンシユウカイロ - Google Patents
キヨウシジヨウハブンシユウカイロInfo
- Publication number
- JPS5922417B2 JPS5922417B2 JP50131583A JP13158375A JPS5922417B2 JP S5922417 B2 JPS5922417 B2 JP S5922417B2 JP 50131583 A JP50131583 A JP 50131583A JP 13158375 A JP13158375 A JP 13158375A JP S5922417 B2 JPS5922417 B2 JP S5922417B2
- Authority
- JP
- Japan
- Prior art keywords
- ring counter
- circuit
- input
- sawtooth wave
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】
本発明は基本となる鋸歯伏波入力から任意の分周比率の
鋸歯状波を得ることを目的とするものである。
鋸歯状波を得ることを目的とするものである。
従来、鋸歯状波分周回路として知られているものは、複
数個の縦続接続した矩形波分周器と、加算混合回路とを
組合せたものである。
数個の縦続接続した矩形波分周器と、加算混合回路とを
組合せたものである。
すなわち入力鋸歯状波と同期し、繰り返し周波数が入力
鋸歯状波の２倍、４倍、８倍、・・・・・・の２ｎ倍の
矩形波を縦続接続した矩形波分周器を用いて用意し、こ
れらを所定の比率で加算するものであつた。第１図にこ
の装置の動作を説明するための各部の波形を示す。Ａは
入力鋸歯状波であり、Ｂ、Ｃ、Ｄはそれぞれ繰返し周期
が２倍、４倍、８倍の矩形波である。Ｅは分周した鋸歯
状波出力であり１１１１ Ｅ＝−Ｄ＋ −Ｃ＋ −Ｂ＋ −Ａ・ ・ ・ ・ ・
・ ・ ・ ・ ・ ・・・ ・・（１）２４８８と
して合成される。
鋸歯状波の２倍、４倍、８倍、・・・・・・の２ｎ倍の
矩形波を縦続接続した矩形波分周器を用いて用意し、こ
れらを所定の比率で加算するものであつた。第１図にこ
の装置の動作を説明するための各部の波形を示す。Ａは
入力鋸歯状波であり、Ｂ、Ｃ、Ｄはそれぞれ繰返し周期
が２倍、４倍、８倍の矩形波である。Ｅは分周した鋸歯
状波出力であり１１１１ Ｅ＝−Ｄ＋ −Ｃ＋ −Ｂ＋ −Ａ・ ・ ・ ・ ・
・ ・ ・ ・ ・ ・・・ ・・（１）２４８８と
して合成される。
上記従来例では、繰返し周期を２倍、４倍、８倍という
ように、一般に２ｎ（ｎは整数）倍への分周は可能であ
るが、それ以外の倍率たとえば６倍９倍等の分周をする
ことは出来ない欠点がある。
ように、一般に２ｎ（ｎは整数）倍への分周は可能であ
るが、それ以外の倍率たとえば６倍９倍等の分周をする
ことは出来ない欠点がある。
本発明は、上記従来例のごとき欠点を有しない任意の整
数比率の分周が簡単に実現出来、しかも集積回路化に適
した回路方式を提供するものである。以下本発明を実施
例によつて説明するが本発明は、これら実施例に限定さ
れないことはもちろんである。
数比率の分周が簡単に実現出来、しかも集積回路化に適
した回路方式を提供するものである。以下本発明を実施
例によつて説明するが本発明は、これら実施例に限定さ
れないことはもちろんである。
第２図は本発明の一実施例の回路図、第３図は第２図の
実施例の各出力部の波形図である。第２図において１は
鋸歯伏波入力端子、２、３はそれぞれφ１、φ２の入力
鋸歯状波に同期したクロックパルスの入力端子である。
４、５、６はクロックφ１、φ２により駆動されるリン
グカウンタ回路でリングカウンタ４は２段のシフトレジ
スタ及びゲートから、５は４段のシフトレジスター及び
ゲートから、６は８段のシフトレジスターとゲートから
それぞれ成り立つている。
実施例の各出力部の波形図である。第２図において１は
鋸歯伏波入力端子、２、３はそれぞれφ１、φ２の入力
鋸歯状波に同期したクロックパルスの入力端子である。
４、５、６はクロックφ１、φ２により駆動されるリン
グカウンタ回路でリングカウンタ４は２段のシフトレジ
スタ及びゲートから、５は４段のシフトレジスター及び
ゲートから、６は８段のシフトレジスターとゲートから
それぞれ成り立つている。
１及び８はそれぞれの出力パルスの和を取るオア回路で
あり、それぞれ、１、４、１、８の出力は、抵抗回路網
９に入る。
あり、それぞれ、１、４、１、８の出力は、抵抗回路網
９に入る。
この抵抗回路網は最高位桁から順次−の振巾加算をする
いわゆるＲ一２Ｒ型梯子形の抵抗回路網であり、きわめ
て簡単に重みずけ加算をするものであり、この結果、端
子１０にはｉ分周した出力を得ることが出来る。この加
算回路は振幅比率に重みづけできるものであれば他のも
のでもよい。第３図は第２図の各部の信号波形であり、
１は端子１の入力鋸歯状波、２，はリングカウンタ４
出力、Ｖ４ｌ，Ｖ４２はそれぞれリングカウンタ５の出
力、Ｖ８ｌ，Ｖ８２，Ｖ８３，Ｖ８４はそれぞれリング
カウンタ６の出力であり、ＶＯは梯子形回路網により、
重みずけ振幅加算された出力波形であり、ｉ分周された
出力である。
いわゆるＲ一２Ｒ型梯子形の抵抗回路網であり、きわめ
て簡単に重みずけ加算をするものであり、この結果、端
子１０にはｉ分周した出力を得ることが出来る。この加
算回路は振幅比率に重みづけできるものであれば他のも
のでもよい。第３図は第２図の各部の信号波形であり、
１は端子１の入力鋸歯状波、２，はリングカウンタ４
出力、Ｖ４ｌ，Ｖ４２はそれぞれリングカウンタ５の出
力、Ｖ８ｌ，Ｖ８２，Ｖ８３，Ｖ８４はそれぞれリング
カウンタ６の出力であり、ＶＯは梯子形回路網により、
重みずけ振幅加算された出力波形であり、ｉ分周された
出力である。
第４図に本発明の第２の実施例を示す。
第４図において１１は入力の鋸歯状波端子１２，１．３
はそれぞれリングカウンタに入るφ１，φ，クロツクで
ある。１４は２段のシフトレジスタ及びゲートからなる
リングカウンタ、１５は６段のシフトレジスターとゲー
トからなるリングカウンタである。
はそれぞれリングカウンタに入るφ１，φ，クロツクで
ある。１４は２段のシフトレジスタ及びゲートからなる
リングカウンタ、１５は６段のシフトレジスターとゲー
トからなるリングカウンタである。
１６及び１７はそれぞれの出力パルスの和をとるオア回
路であり、端子１Ｖ２１，Ｖ６Ａ，６Ｂの出力は、それ
ぞれ抵抗回路網１８に入る。
路であり、端子１Ｖ２１，Ｖ６Ａ，６Ｂの出力は、それ
ぞれ抵抗回路網１８に入る。
この抵抗回路網１８は第２図と同じ梯子形の回路網であ
り、それぞれの出力振巾は一，−，−， −のごとくに
加算される。この結果端子１９に入力信号の一に分周さ
れた鋸歯状波形が得られる。第５図は第４図の各部の信
号波形であり、Ｖ，は端子１の入力鋸歯状波、Ｖ２，は
リングカウンタ４の出力ＶＬｌ，Ｖ，２，Ｖ６５，６６
はそれぞれリングカウンタ５の出力であり、Ｖ６Ａ，Ｖ
６Ｂはそれぞれの信号の和を取つた出力パルス波形であ
る。
り、それぞれの出力振巾は一，−，−， −のごとくに
加算される。この結果端子１９に入力信号の一に分周さ
れた鋸歯状波形が得られる。第５図は第４図の各部の信
号波形であり、Ｖ，は端子１の入力鋸歯状波、Ｖ２，は
リングカウンタ４の出力ＶＬｌ，Ｖ，２，Ｖ６５，６６
はそれぞれリングカウンタ５の出力であり、Ｖ６Ａ，Ｖ
６Ｂはそれぞれの信号の和を取つた出力パルス波形であ
る。
ＶＬは梯子形回路網により、重みずけ振巾加算された出
力波形であり、τ分周された出力である。なお第２図、
第４図で用いられたリングカウンターの詳細図はここで
は省略するが、通常のＤフリツプフロツプを使用しても
よいし、ＭＯＳトランジスタを６個第６図にように並べ
たダイナミツクシフトレジスタを用いても、りセツト付
きのスタチツクシフトレジスタ一を用いてもかまわない
。また本発明はシフトレジスターのかわりにＣＣＤＢＢ
Ｄなどの電荷結合デバイスを使つても同じように実施で
きる。以上の通り、従来例えば、矩形波分周器を縦続接
続するため、後段になるほど取扱い信号の周波数が低く
なるが、本発明の回路方式では、第２図第４図からも明
らかな様に、分周段数に関係なく、リングカウンタは同
一クロツクで動作させうるため、多数の分周回路を同一
チツプ内に集積化する場合にも回路の動作周波数は入力
信号のみで決まり、従つて回路設計及びウエハープロセ
ス条件の設定は特定の周波数にのみ最適化すればよく、
設計の自由度が大きい。
力波形であり、τ分周された出力である。なお第２図、
第４図で用いられたリングカウンターの詳細図はここで
は省略するが、通常のＤフリツプフロツプを使用しても
よいし、ＭＯＳトランジスタを６個第６図にように並べ
たダイナミツクシフトレジスタを用いても、りセツト付
きのスタチツクシフトレジスタ一を用いてもかまわない
。また本発明はシフトレジスターのかわりにＣＣＤＢＢ
Ｄなどの電荷結合デバイスを使つても同じように実施で
きる。以上の通り、従来例えば、矩形波分周器を縦続接
続するため、後段になるほど取扱い信号の周波数が低く
なるが、本発明の回路方式では、第２図第４図からも明
らかな様に、分周段数に関係なく、リングカウンタは同
一クロツクで動作させうるため、多数の分周回路を同一
チツプ内に集積化する場合にも回路の動作周波数は入力
信号のみで決まり、従つて回路設計及びウエハープロセ
ス条件の設定は特定の周波数にのみ最適化すればよく、
設計の自由度が大きい。
また第４図に示すように、責分周のような任意の整数比
率の鋸歯状波分周を非常に簡単に行なうことができるも
のである。
率の鋸歯状波分周を非常に簡単に行なうことができるも
のである。
第１図Ａ，Ｂ，Ｃ，Ｄ，Ｅは従来の鋸歯伏波分周回路を
説明するための波形図、第２図、第４図はそれぞれ本発
明の実施例における鋸歯状波分周回路の回路図、第３図
１，φ１，φ２，２，４，，Ｖ４２，Ｖ８，，８２，Ｖ
８３，Ｖ８４，ｃはそれぞれ同回路説明のための波形図
、第５図Ｖ，，φ，，φ，，Ｖ２ｌ？Ｖ６ｌ？Ｖ６２９
Ｖ６４９Ｖ６５？Ｖ６６ラＶ６Ｂ９ＶＣ第６図は第２図
、第４図それぞれの回路の主要部分の具体構成を示す回
路図である。 １，１１・・・・・・鋸歯伏波入力端子、２，３，１２
，１３・・・・・・クロツクパルス入力端子、４，５，
６，１４，１５・・・・・・リングカウンタ回路、６，
７，１６，１７・・・・・・０Ｒ回路、８，１８・・・
・・・抵抗回路網、９，１９・・・・・・出力端子。
説明するための波形図、第２図、第４図はそれぞれ本発
明の実施例における鋸歯状波分周回路の回路図、第３図
１，φ１，φ２，２，４，，Ｖ４２，Ｖ８，，８２，Ｖ
８３，Ｖ８４，ｃはそれぞれ同回路説明のための波形図
、第５図Ｖ，，φ，，φ，，Ｖ２ｌ？Ｖ６ｌ？Ｖ６２９
Ｖ６４９Ｖ６５？Ｖ６６ラＶ６Ｂ９ＶＣ第６図は第２図
、第４図それぞれの回路の主要部分の具体構成を示す回
路図である。 １，１１・・・・・・鋸歯伏波入力端子、２，３，１２
，１３・・・・・・クロツクパルス入力端子、４，５，
６，１４，１５・・・・・・リングカウンタ回路、６，
７，１６，１７・・・・・・０Ｒ回路、８，１８・・・
・・・抵抗回路網、９，１９・・・・・・出力端子。
Claims (1)
- １ 入力鋸歯状波に同期したクロックパルスにより駆動
され、デューティレシオが互いに異なるパルスを出力す
るリングカウンタを設け、このリングカウンタの出力と
上記入力鋸歯状波とをＲ−２Ｒ型梯子抵抗回路網等によ
り構成される振幅比率に重みずけをした加算回路によつ
て波形合成することを特徴とする鋸歯状分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50131583A JPS5922417B2 (ja) | 1975-10-31 | 1975-10-31 | キヨウシジヨウハブンシユウカイロ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50131583A JPS5922417B2 (ja) | 1975-10-31 | 1975-10-31 | キヨウシジヨウハブンシユウカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5255460A JPS5255460A (en) | 1977-05-06 |
| JPS5922417B2 true JPS5922417B2 (ja) | 1984-05-26 |
Family
ID=15061438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50131583A Expired JPS5922417B2 (ja) | 1975-10-31 | 1975-10-31 | キヨウシジヨウハブンシユウカイロ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922417B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0360314U (ja) * | 1989-10-18 | 1991-06-13 |
-
1975
- 1975-10-31 JP JP50131583A patent/JPS5922417B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0360314U (ja) * | 1989-10-18 | 1991-06-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5255460A (en) | 1977-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4394769A (en) | Dual modulus counter having non-inverting feedback | |
| GB1405918A (en) | Pulse frequency dividing circuit | |
| JPS5922417B2 (ja) | キヨウシジヨウハブンシユウカイロ | |
| JPS59133733A (ja) | 伝搬遅延を減少したリプルカウンタ回路 | |
| JPS62111522A (ja) | デイジタル回路 | |
| SU1287281A1 (ru) | Делитель частоты с дробным коэффициентом делени | |
| SU1522396A1 (ru) | Управл емый делитель частоты | |
| JPH01319321A (ja) | デジタル周波数逓倍回路 | |
| JPS6333376Y2 (ja) | ||
| SU1522411A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
| JPS582492B2 (ja) | キヨシジヨウハブンシユウカイロ | |
| SU1709514A1 (ru) | Делитель частоты следовани импульсов | |
| SU1246336A1 (ru) | Детектор разности частот | |
| JPH0238511Y2 (ja) | ||
| SU1506504A2 (ru) | Умножитель частоты | |
| JPH03171820A (ja) | ２ｎ―１分周回路 | |
| SU1171964A1 (ru) | Устройство дл цифровой демодул ции сигналов с одной боковой полосой | |
| SU1223329A1 (ru) | Умножитель частоты | |
| SU534867A1 (ru) | Распределитель уровеней | |
| JPS6220455A (ja) | デイジタルト−ン発生回路 | |
| Maurer et al. | E2404 | |
| JPH0155613B2 (ja) | ||
| SU1298909A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
| SU374747A1 (ru) | УСТРОЙСТВО дл ДЕЛЕНИЯ ЧАСТОТЫ СЛЕДОВАНИЯ | |
| JPS63108235U (ja) |