JPS59224144A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59224144A JPS59224144A JP9796583A JP9796583A JPS59224144A JP S59224144 A JPS59224144 A JP S59224144A JP 9796583 A JP9796583 A JP 9796583A JP 9796583 A JP9796583 A JP 9796583A JP S59224144 A JPS59224144 A JP S59224144A
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- JP
- Japan
- Prior art keywords
- insulating film
- conductive material
- sections
- irregularities
- sputtering method
- Prior art date
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路の配線とその製造方法に即する
ものである。
ものである。
半導体集積回路、特にマイクロコンピュータ等の論理回
路の中で使用されるバス・ラインは処理するデータの並
列ビット数の２倍の数が必要であシこれらが並行して長
い距離走るので集積回路のチップ上でかな９の面積を占
め集積度の向上を阻害する主なる原因の１つになってい
た。従来、使用されていた配線構造は第１図に断面略図
を示す如く、平坦な第１の絶縁膜１０１上にＡｔ等の金
属による配線１０２が紙面に垂直な方向に複数本並行し
て伸びておシ、史に第２の絶縁膜１０３が前記第１の絶
縁膜と金属配線とによシ作られる凹凸を持った表面全体
を覆う形で設けられたものであった。この構造のまま集
積度向上を計るために微細化を実施しようとすると、い
くつかの問題点が４する。この構造の配線のピッチは金
属ｍ ＩＷｉｉと線ｌ隔で決まるが、特に間隔を狭くす
る事は容易で２い。向えば厚さ０．８μｍのＡ７配線の
場合、０．５□ｌ１ｍ１Ｉｌｌの間隔を作ろうとすると
、最先端技術で現状では一般的でない電子ビーム露光法
例よるレジストノシ問題にされることが無かった配線間
容道の増大がクロストーク等の原因としてクロースアッ
プされでくる。以上述べた如〈従来構造のまｔ［Ｂ−１
１１化しようとすると、現状ではプロセス自体にかなり
の困難が伴なうこと、まただとえ依細加工ができても新
だに配線間容量増大の問題が生ずるなどの欠点がある。
路の中で使用されるバス・ラインは処理するデータの並
列ビット数の２倍の数が必要であシこれらが並行して長
い距離走るので集積回路のチップ上でかな９の面積を占
め集積度の向上を阻害する主なる原因の１つになってい
た。従来、使用されていた配線構造は第１図に断面略図
を示す如く、平坦な第１の絶縁膜１０１上にＡｔ等の金
属による配線１０２が紙面に垂直な方向に複数本並行し
て伸びておシ、史に第２の絶縁膜１０３が前記第１の絶
縁膜と金属配線とによシ作られる凹凸を持った表面全体
を覆う形で設けられたものであった。この構造のまま集
積度向上を計るために微細化を実施しようとすると、い
くつかの問題点が４する。この構造の配線のピッチは金
属ｍ ＩＷｉｉと線ｌ隔で決まるが、特に間隔を狭くす
る事は容易で２い。向えば厚さ０．８μｍのＡ７配線の
場合、０．５□ｌ１ｍ１Ｉｌｌの間隔を作ろうとすると
、最先端技術で現状では一般的でない電子ビーム露光法
例よるレジストノシ問題にされることが無かった配線間
容道の増大がクロストーク等の原因としてクロースアッ
プされでくる。以上述べた如〈従来構造のまｔ［Ｂ−１
１１化しようとすると、現状ではプロセス自体にかなり
の困難が伴なうこと、まただとえ依細加工ができても新
だに配線間容量増大の問題が生ずるなどの欠点がある。
本発明は、これら従来構造の問題点を除去しうる新規な
構造、並びに当該構造を容易に実現しうる新規な製造方
法を提供することを目的とするも三 のである。
構造、並びに当該構造を容易に実現しうる新規な製造方
法を提供することを目的とするも三 のである。
１ 本発明によれば凹凸を持つ絶縁膜の四部並び
に凸部の表面がそれぞれの幅より狭い導電材料で被１
ｂれていることを特徴とする半導体装置を得る。
に凸部の表面がそれぞれの幅より狭い導電材料で被１
ｂれていることを特徴とする半導体装置を得る。
更に本発明によれば凹凸を持つ絶縁膜の凹部並びに凸部
の表面がそれぞれの鴨よυ狭い導電材料で被われ、当該
構造全面が第２の絶縁膜で扱われ、該第２の絶に１摸の
表面の四部並ひに凸部の表面がそれぞれの幅より狭い第
２の導電材料で被われてする工程と、金属あるいはシリ
コン等の４亀性材料を実効被着速度が正の状態での高周
波バイアススパ・ツタ法で少くとも前記細線膜表面凹凸
の高さ以上の厚さだけ被着する工程と、前記絶縁膜表面
凹凸段差の肩部分に被着された前記導電性材料を選択的
に逆スパツタ法あるいは実効被着速度が負の状態での高
周波バイアススパッタ法でエツチングする工程とを含む
ことを特徴とする半導体装置の製造方法を得る。
の表面がそれぞれの鴨よυ狭い導電材料で被われ、当該
構造全面が第２の絶縁膜で扱われ、該第２の絶に１摸の
表面の四部並ひに凸部の表面がそれぞれの幅より狭い第
２の導電材料で被われてする工程と、金属あるいはシリ
コン等の４亀性材料を実効被着速度が正の状態での高周
波バイアススパ・ツタ法で少くとも前記細線膜表面凹凸
の高さ以上の厚さだけ被着する工程と、前記絶縁膜表面
凹凸段差の肩部分に被着された前記導電性材料を選択的
に逆スパツタ法あるいは実効被着速度が負の状態での高
周波バイアススパッタ法でエツチングする工程とを含む
ことを特徴とする半導体装置の製造方法を得る。
以下、本発明による構造の実施列を第２図の部分断面略
図を用いてた分明する。表面に凹凸を？ｌｉった絶縁膜
２０１上に、凹部長びに凸部の幅よシわずかに幅の狭い
Ａｔ等の金属妬よる配線２０２が紙面に垂直な方向に峻
数本廉行して伸びておシ、更に第２の絶縁膜２０３がそ
の表面を覆った構造である。
図を用いてた分明する。表面に凹凸を？ｌｉった絶縁膜
２０１上に、凹部長びに凸部の幅よシわずかに幅の狭い
Ａｔ等の金属妬よる配線２０２が紙面に垂直な方向に峻
数本廉行して伸びておシ、更に第２の絶縁膜２０３がそ
の表面を覆った構造である。
この新規々構造では並行上て走る金属配庶は１本毎に凹
部と凸部の上に配置されるので隣接する配線各々の側面
同志が相対する（平行する）面積は従来構造に比べで非
常に小さくできるので、配線間隔が０．５μｍ）ｆｊ、
度以下になっても配置間容瞬は極第３図の部分断面略図
を用いて説明する。巣２図に示しだ第１の新規な配線構
造と全く同様に表面に凹凸を設けた絶縁膜３０１の凹部
並びに凸部の上面にそれらの幅よシわずかに狭い幅のＡ
ｔ配倚３０２が複数本紙面に垂１自方向に伸びており、
この構造の表面が第２の絶縁膜３０３によって被覆され
ている。この第２の絶縁膜の表面もＡ配線の凹凸を反映
しており、その四部並びに凸部の上面にそれらの幅より
わずかに狭い幅の第２０Ａｔ配線３０４が複数本紙面に
垂直方向に伸びている。この構造では第１０Ａｔ配線の
線間容量と同様に第２のＡ！配線の線間容量も小さく抑
えられることは当然であるが、第１の絶ｗ１漠の凸部上
のｇｌのＡ４配線３０２ａと、第２の絶縁膜の凹部上の
第２０Ａｔ配線３０４ｂとの間の線間容量もやはシ極め
て小さく抑えられる。まだ多数の並行配線を第１の絶縁
膜上と第２の絶縁膜上の２層に分けて取ねるので占有面
積は本発明による第１の新規構造の更に１／２の高集積
化が可能である。
部と凸部の上に配置されるので隣接する配線各々の側面
同志が相対する（平行する）面積は従来構造に比べで非
常に小さくできるので、配線間隔が０．５μｍ）ｆｊ、
度以下になっても配置間容瞬は極第３図の部分断面略図
を用いて説明する。巣２図に示しだ第１の新規な配線構
造と全く同様に表面に凹凸を設けた絶縁膜３０１の凹部
並びに凸部の上面にそれらの幅よシわずかに狭い幅のＡ
ｔ配倚３０２が複数本紙面に垂１自方向に伸びており、
この構造の表面が第２の絶縁膜３０３によって被覆され
ている。この第２の絶縁膜の表面もＡ配線の凹凸を反映
しており、その四部並びに凸部の上面にそれらの幅より
わずかに狭い幅の第２０Ａｔ配線３０４が複数本紙面に
垂直方向に伸びている。この構造では第１０Ａｔ配線の
線間容量と同様に第２のＡ！配線の線間容量も小さく抑
えられることは当然であるが、第１の絶ｗ１漠の凸部上
のｇｌのＡ４配線３０２ａと、第２の絶縁膜の凹部上の
第２０Ａｔ配線３０４ｂとの間の線間容量もやはシ極め
て小さく抑えられる。まだ多数の並行配線を第１の絶縁
膜上と第２の絶縁膜上の２層に分けて取ねるので占有面
積は本発明による第１の新規構造の更に１／２の高集積
化が可能である。
しかしながら本発明による新構造の製造プロセロセスの
順を追って示したものである。第４図（ａ）はシリコン
酸化膜４０１の表面に幅２８ｍ１段差部の高さ０６μｍ
程度の凹凸の繰返しパターンを通常のホトリソグラフィ
と反応性スパッタエツチングを組み合わせて形成した状
態を示す。第４図（ｂｌは厚さ０．７〜０．８μｍ８度
の金属例えばＡｔ４０２を電子ビーム蒸着法、あるいは
スパッタ法等の真２ＩＡ着法で全面に被層したのち、ホ
トレジス）４０３を被着し金属配線パターンとして露光
、現１家した状態を示す。この時配線パターンと、シリ
コン酸化膜の凹凸との重ね合わせは±０．１μｍ程差の
、襖めて高い精度が要求へれるが現時点では利用ｂ］能
な罎光装置は殆どない。また０、４〜０．５μｍ程度の
配線間隔は電子ビーム露光装置による以外にはパターン
を切る事は不可能であり、まだシリコン酸化膜の段差部
近傍では厚いＡｔが被層され、更′姉その上に塗布され
た厚さの一様でないレジスト＋＋＝４ｏ３にパターン形
成することになるので、現像後のレジストパターン目体
の精度の維持も極めて幅しい。第４図（ｃ）は、内締な
レジストパターン形成と位置合部上の配線４０２ａの側
面と並行する面を持つ突起ができてしまう。これでは線
間容量は従来構造のものと同様に大きくなり、更にその
上に第２の絶縁膜を被着する際の埋め込みの問題も解決
されないことになる。
順を追って示したものである。第４図（ａ）はシリコン
酸化膜４０１の表面に幅２８ｍ１段差部の高さ０６μｍ
程度の凹凸の繰返しパターンを通常のホトリソグラフィ
と反応性スパッタエツチングを組み合わせて形成した状
態を示す。第４図（ｂｌは厚さ０．７〜０．８μｍ８度
の金属例えばＡｔ４０２を電子ビーム蒸着法、あるいは
スパッタ法等の真２ＩＡ着法で全面に被層したのち、ホ
トレジス）４０３を被着し金属配線パターンとして露光
、現１家した状態を示す。この時配線パターンと、シリ
コン酸化膜の凹凸との重ね合わせは±０．１μｍ程差の
、襖めて高い精度が要求へれるが現時点では利用ｂ］能
な罎光装置は殆どない。また０、４〜０．５μｍ程度の
配線間隔は電子ビーム露光装置による以外にはパターン
を切る事は不可能であり、まだシリコン酸化膜の段差部
近傍では厚いＡｔが被層され、更′姉その上に塗布され
た厚さの一様でないレジスト＋＋＝４ｏ３にパターン形
成することになるので、現像後のレジストパターン目体
の精度の維持も極めて幅しい。第４図（ｃ）は、内締な
レジストパターン形成と位置合部上の配線４０２ａの側
面と並行する面を持つ突起ができてしまう。これでは線
間容量は従来構造のものと同様に大きくなり、更にその
上に第２の絶縁膜を被着する際の埋め込みの問題も解決
されないことになる。
以上、既に知られている最先端の露光技術とエツチング
技術の組み合わせを駆使しても本発明による新規な構造
を実現するのは回線である。その問題の第１は、下地の
絶縁膜の凹凸パターンと導電材料パターンとの位置合わ
せの困Ｎ＋ｌＩｌさであり、第２は凹凸段差での導電材
料の膜形状の制御性の悪さである。
技術の組み合わせを駆使しても本発明による新規な構造
を実現するのは回線である。その問題の第１は、下地の
絶縁膜の凹凸パターンと導電材料パターンとの位置合わ
せの困Ｎ＋ｌＩｌさであり、第２は凹凸段差での導電材
料の膜形状の制御性の悪さである。
本発明の製造方法は高周波バイアススパッタ法の特徴を
生かしたものである。高周波バイアススパッタでは膜の
堆積とリスバッタが同時進行しておシその差が実効的被
着速度になると共に、その速度は下地斜面の角度によっ
て異なる。またそれらはバイアス屯圧の変化である程度
任意に変え得る。したがって、高層ｉ皮バイアススパッ
タ法を用いるとホトレジストプロセスなしで自己整合的
に第５図は本発明の製造方法の１実Ｍｉ例を示す模式断
面図である。第５図（−１は表面に凹凸を設けた絶縁膜
５０１の表面にシリコン、Ａ、／、、Ｍｏ等の４亀材料
５０２を実効被着速度が正の状態での高周波バイアスス
パッタ法によシ前記絶縁膜の段差の厚さ程度に被着した
状態を示す。この高周波バイブススバッタ法による被着
膜の段差部分の断面形状の特徴は従来の方法、例えば電
子ビーム蒸着法等によるものに比較して段差周部にオー
バハングができないので被着膜の段差側面への埋込み状
態が非常に良く、かつ、被着ｊ臆の段差＋Ｉ４１Ｊ面Ｓ
と下地絶縁膜の段差側面ｔとが上下に近接して形成され
ることである。電子ビーム蒸）ｄ法等によるとｇ ６１
ｇｌに示す如く、絶縁膜６０１の凸部上に被着された導
電材料６０２ａにオーパーツ・ングｈが発達し、その影
になって凹部の尋′屯材料６０２ｂの被着が阻害され段
差側面まで密に埋め込まれないことがあり、特に四部の
幅が狭くなった場合には殆ど’ｆＪＩ Ｎされなくなる
のが問題である。
生かしたものである。高周波バイアススパッタでは膜の
堆積とリスバッタが同時進行しておシその差が実効的被
着速度になると共に、その速度は下地斜面の角度によっ
て異なる。またそれらはバイアス屯圧の変化である程度
任意に変え得る。したがって、高層ｉ皮バイアススパッ
タ法を用いるとホトレジストプロセスなしで自己整合的
に第５図は本発明の製造方法の１実Ｍｉ例を示す模式断
面図である。第５図（−１は表面に凹凸を設けた絶縁膜
５０１の表面にシリコン、Ａ、／、、Ｍｏ等の４亀材料
５０２を実効被着速度が正の状態での高周波バイアスス
パッタ法によシ前記絶縁膜の段差の厚さ程度に被着した
状態を示す。この高周波バイブススバッタ法による被着
膜の段差部分の断面形状の特徴は従来の方法、例えば電
子ビーム蒸着法等によるものに比較して段差周部にオー
バハングができないので被着膜の段差側面への埋込み状
態が非常に良く、かつ、被着ｊ臆の段差＋Ｉ４１Ｊ面Ｓ
と下地絶縁膜の段差側面ｔとが上下に近接して形成され
ることである。電子ビーム蒸）ｄ法等によるとｇ ６１
ｇｌに示す如く、絶縁膜６０１の凸部上に被着された導
電材料６０２ａにオーパーツ・ングｈが発達し、その影
になって凹部の尋′屯材料６０２ｂの被着が阻害され段
差側面まで密に埋め込まれないことがあり、特に四部の
幅が狭くなった場合には殆ど’ｆＪＩ Ｎされなくなる
のが問題である。
第５図（ｂ）は第５図（ａｌの状態のものを逆スノ＜、
ノタレンにより、前記絶縁膜凸部上に被着された導電材
料の側面Ｓは選択的に後退し、絶縁膜凸部上の導電材料
５０２ａと凹部上の導Ｗ、拐料５０２ｂに分離され電気
的に絶縁される。また、この選択エツチングには逆スパ
ツタ法の代わシに実効被着速度が負の状態での高周波バ
イアススノくツタ法も第１」用でき・る。
ノタレンにより、前記絶縁膜凸部上に被着された導電材
料の側面Ｓは選択的に後退し、絶縁膜凸部上の導電材料
５０２ａと凹部上の導Ｗ、拐料５０２ｂに分離され電気
的に絶縁される。また、この選択エツチングには逆スパ
ツタ法の代わシに実効被着速度が負の状態での高周波バ
イアススノくツタ法も第１」用でき・る。
第１図は従来の多数並行配線の略断面図、第２図は本発
明による第１の多数並行配線構造の略断面図、第３１は
本発明による第２の多数並行配線構造の略断面図、第４
図は本発明による新構造を従来の一般的なプロセスで製
造する場合を説明する略断面図、第５図は本発明による
ｌ［構造を製造するだめの本発明による新グロセスを説
明する略断面図、第６図は従来の製造方法を説明するた
めの概略断面図。 番号及び記号の簡明 １０１．２０１，３０１，４０１，５０１．６０１・・
・第１の絶縁膜１０２．２０２，３０２，４０２，５０
２．６０２・・・Ａｔ等配線金鵬工２技術院長
明による第１の多数並行配線構造の略断面図、第３１は
本発明による第２の多数並行配線構造の略断面図、第４
図は本発明による新構造を従来の一般的なプロセスで製
造する場合を説明する略断面図、第５図は本発明による
ｌ［構造を製造するだめの本発明による新グロセスを説
明する略断面図、第６図は従来の製造方法を説明するた
めの概略断面図。 番号及び記号の簡明 １０１．２０１，３０１，４０１，５０１．６０１・・
・第１の絶縁膜１０２．２０２，３０２，４０２，５０
２．６０２・・・Ａｔ等配線金鵬工２技術院長
Claims (1)
- 【特許請求の範囲】 １、凹凸を持つ５ｅ Ｍ膜の四部並びに凸部の表面がそ
れぞれの幅よシ狭い導電材料で被われていることを特徴
とする半導体装置。 ２、凹凸を持つ絶縁膜の四部並びに凸部の表面がそれぞ
れの幅よシ狭い導電材料で被われ、当該構造全面が第２
の絶縁膜で被われ、該第２の絶縁膜の表面の四部並びに
凸部の表面がそれぞれの怖よシ狭い第２の纒硫材料で被
われていることを特徴とする半導体装置。 ３、絶縁膜表面に凹凸を形成する工程と、金属あるいは
シリコン等の導電性材料を実効被着速度が正の状態での
高周波バイアススパッタ法で、少くとも前記絶縁膜表面
凹凸の高さ以上の厚さだけ初着する工程と、前記絶縁膜
表面凹凸段差の肩部分に被着された前記導電性材料を選
択的１ｃ ｊｌスパッタ法あるいは実効被着速度が負の
状態での高周波バイアススパッタ法でエツチングする工
程とを含むことを特徴とする半導体装置の製造方法、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9796583A JPS59224144A (ja) | 1983-06-03 | 1983-06-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9796583A JPS59224144A (ja) | 1983-06-03 | 1983-06-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59224144A true JPS59224144A (ja) | 1984-12-17 |
| JPH0126176B2 JPH0126176B2 (ja) | 1989-05-22 |
Family
ID=14206378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9796583A Granted JPS59224144A (ja) | 1983-06-03 | 1983-06-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224144A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513915A (en) * | 1978-07-17 | 1980-01-31 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor integrated circuit |
-
1983
- 1983-06-03 JP JP9796583A patent/JPS59224144A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513915A (en) * | 1978-07-17 | 1980-01-31 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0126176B2 (ja) | 1989-05-22 |
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