JPS59206922A - 演奏情報生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、二台の電子楽器、典型的には、二台のシー
クエンサを同期状態で協働させるべく、一つのシークエ
ンサから他の一つのシークエンサに対して、時間進行の
基準を与えるためのクロックパルスを供給する際に、こ
のクロックパルスを特異的に信号処理する新規なりロッ
クパルス処理装置に係わり、より詳細には、一つのシー
クエンサから出力される長周期のクロックパルスに基づ
いて、これに同期する短周期のクロックパルスを生成す
るクロックパルス処理装置に関するものである。

従前、二台のシークエンサを同期状態で協働させるため
には、第１図に示されるように、音源装置Ａ、スピーカ
等の発音体Ｂに先行させて、第一のシークエンサＣと、
第二のシークエンサＤとをデータ伝送線Ｅを介して縦続
接続し、第一のシークエンサＣから第二のシークエンサ
Ｄに向けて、クロックパルス伝送線Ｆを延ばすものであ
った。

上記構成で、例えば、再生モードの第一のシークエンサ
Ｃから、先の演奏により記憶されている一連のキーイベ
ントデータ（典型的には、キーの押鍵・離鍵状態への移
行を表わすステータスと、そのキーの音高を表わすキー
コードと、そのキーの打鍵の強さを表わすダイナミック
コードとから成る）の各々を、先の演奏での、押鍵・離
鍵の発生時間間隔に従って、順次に読み出して、後続の
音源装置Ａに供給し、該音源装置にて、各キーイベント
データの供給のたびごとに、該データで表わされる音高
・音量（振幅）の楽音信号を発生・消滅させることによ
り、発音体Ｂから、該楽音信号に対応する楽音を発音さ
せる際に、全（同様にして、同時的に、再生モードの第
二のシークヱンサＤから、該シークエンサに先の演奏に
より記憶されている一連のキーイベントデータ（一般的
に、第一のシークヱンサＣに記憶されているそれとは異
るもの）（３） の各々を第一のシークエンサＣに供給することにより、
これを、該シークエンサＣからの一連のキーイベントデ
ータに合流（一般的に、時分割多重化）させて、両シー
クエンサＣ，Ｄに記憶されている一連のキーイベントデ
ータを同時的に重複再生することがしばしば行われてい
る。

そして、かかる重複再生に際しては、両シークエンサＣ
，Ｄ内の信号処理に関する時間進行の基準を合わせて、
これらを同期状態で協働させるためには、一方のシーク
ヱンサから他方のシークエンサに対して、同期用のクロ
ックパルスを伝送しなければならないものであるところ
、一般にシークエンサ内の楽音信号処理に要するクロッ
クパルスは相当に高速度（高周波数）であることから、
１チヤンネルのデータ伝送線Ｅを通じて、時分割多重で
直列伝送されるキーイベントデータ内に、高速度のクロ
ックパルスを表わす同期ワードを同じく時分割多重で挿
入することは、通信速度と伝送帯域からの制約上、実現
困難であった。

（４） そこで、従来装置では、通常的には、第一のシークエン
サＣから第二のシークヱンサＤに向って、高速度のクロ
ックパルスを伝送すべ（、データ伝送線Ｅとは別に、ク
ロックパルス伝送線Ｆを付設して、所謂、空間分割を図
らなければならないので、両シークエンサｃ、ｎ、より
一般的には、協働させる二台の電子楽器を連結するため
の結線操作が煩雑になるばかりか、両電子楽器の結線状
態が外観上、煩雑な印象を与えるという欠点があった。

この発明の目的は、上記従来技術に基づく、電子楽器の
同期協働に際しての、データ伝送線の輻奏回避に伴うク
ロックパルス伝送線の増設に起因する結線操作の煩雑性
等の問題点に鑑み、一つの電子楽器から、分周された低
速度（低周波数）のクロックパルスを他の一つの電子楽
器に供給するようにして、その際、他の一つの電子楽器
の内部、あるいは、近傍にて、伝送された低速度のクロ
ックパルス、即ち、入力クロックパルスを、これに同期
していて、しかも、該低速度のクロックパルスの、隣接
する二つのパルス期間内に発生するパルス数が常に一定
値となるような高速度（高周波数）の出力クロックパル
スを生成し、これを、他の一つの電子楽器に供給するこ
とにより、上記欠点を除去し、唯一のチャンネルにて、
キーイベントデータとクロックパルスとを時分割多重伝
送可能とし、もって、クロックパルス伝送線を廃止し、
協働する二台の電子楽器間の結線を簡素なものとし、結
線操作や外観上の煩雑さを取り除くことのできる優れた
クロックパルス処理装置を提供せんとするものである。

上記目的に沿うこの発明の構成は、第２図に示されるよ
うに、第二の電子楽器りと第一の電子楽器Ｃ′とを結ぶ
１チヤンネルのデータ伝送線Ｅの、第一の電子楽器Ｃ′
近傍適所に挿入されたクロックパルス弁別器Ｇが、該伝
送線Ｅ上を時分割多重で直列伝送されるキーイベントデ
ータの中から、同期ワードで表わされる低速度のクロッ
クパルスを弁別して、これを、入力クロックパルスとし
て、供給すると、これに応答して、高速度の出力クロッ
クパルスを、出力クロックパルス伝送線Ｈを通じて、第
一の電子楽器Ｃ′に対して供給可能なりロックパルス処
理装置工であって、第３図にその機能ブロック図（クレ
ーム対応図）が示されるように、先ず、第一の計時手段
１が、供給された入力クロックパルスＳ１のパルス期間
ｔを計時して、これを表わすパルス期間信号８ｊを出力
し、この間、入力クロックパルスＳｔのパルス期間ｔよ
りは相当に短期間の参照期間ｔｓの経過を第二の計時手
段２でもって計時し、一つの参照期間が経過するたびに
、参照期間信号Ｓ３を参照期間信号計数手段３に供給し
、該計数手段３は、これを計数して、参照期間信号Ｓ３
の計数値Ｎ′を得、このとき同時に、参照期間信号Ｓ３
は、出力クロックパルス反転阻止手段４を無処理通過し
て出力クロックパルス反転手段５にも供給され、該反転
手段５は、参照期間信号Ｓ３が到来するたびに、出力ク
ロックパルスＳ２を反転させ、一方、入力クロックパル
ス（７） Ｓ＋の一つのパルス期間ｔが経過する以前に、参照期間
信号計数手段３による計数値Ｎ′が予め設定された基準
分周値に到達したときは、出力クロックパルス修正信号
生成手段６が、これを弁別して、第一の出力クロックパ
ルス修正信号Ｓ４を出力クロックパルス反転阻止手段４
に供給して、出力クロックパルスＳ２の反転を停止させ
、更に、入力クロックパルス８１が到来した時点での、
参照期間信号計数手段３による計数値Ｎ′が該基準分周
値に到達していないときは、出力クロックパルス修正信
号生成手段６が、これを弁別して、第二の出力クロック
パルス修正信号Ｓ５を参照期間制御手段７に供給し、こ
れに応答して、該制御手段７は、入力クロックパルスＳ
１の、隣接する二つのパルス期間中に出力される参照期
間信号Ｓ３の数が基準分周値の２倍値となるように、よ
り詳細には、第二の出力クロックパルス修正信号Ｓ５を
受けた時点での、参照期間信号計数手段３による計数値
Ｎ′と、該修正信号Ｓ５を受けた時点で到来した入力ク
ロックパルスとこ（８） れに隣接する次の入力クロックパルスＳ１との間のパル
ス期間中に、制御された参照期間に対応して出力される
べき参照期間信号Ｓ３の数２との和が基準分周値の２倍
値となるように、参照期間ｔｓを制御し、これにより、
入力クロックパルスＳｌのパルス期間の変化に追従して
、入力クロックパルスＳ１の隣接する二つのパルス期間
中に、出力される出力クロックパルスＳ２の反転数を基
準分周値の２倍値に保つように、換言すれば、該二つの
パルス期間中での出力クロックパルスＳ２の数を基準分
周値と等値に保つようにしたことを要旨とするものであ
る。

続いて、第３図〜第９図をも参照しつつ、この発明の実
施例について説明すれば、以下の通りである。

第４図に示されるように、クロックパルス処理装置工は
、マイクロプロセッサから成る演算処理部ＣＰＵと、こ
れに相互接続された第一の自走カウンタＦＲｅ１、第二
の自走カウンタＦＲＣ２、第三のカウンタＣＮＴ３　、
タイマレジスタＴＩ（、Ｇ、アウトプットコンベアレジ
スタＯＲＧと、更に、該レジスタＯ几Ｇと該カウンタＦ
几Ｃ２に後続するディジタル比較器ＣＯＭとから成り、
該演算処理部ＣＰＵの第一、第二の割込制御端子は、そ
れぞれ、クロックパルス弁別器Ｇと、ディジタル比較器
（、’ＯＭの各出力端子に接続され、該処理部ＣＰＵの
出力端子は、出力クロックパルス伝送線Ｈを通じて、電
子楽器Ｃ′、例えば、シークエンサに接続される。

上記ハードウェア上の構成要素に関しては、第三のカウ
ンタ（、’ＮＴ３が参照期間信号計数手段３をハードウ
ェア的に構成し、更に、タイマレジスタＴＲＧ、アウト
プットコンベアレジスタＯＲＧ、第二の自走カウンタＦ
ｉｌ（、Ｃ２及びディジタル比較器ＣＯＭが第二の計時
手段２をハードウェア的に構成する。

そして、上記ハードウェア上の構成にて、演算処理部Ｃ
ＰＵが、第５図、第６図のフローチャートで表わされる
プログラムを実行することにより、第３図に示されるよ
うな各機能実現手段が実現されるものである。

かかる構成において、第７図（Ａ）に示されるように、
多くの場合そうであるような、等しいパルス期間ｔを有
する入力クロックパルスＳ１が供給されると（第７図人
）ａ）、演算処理部ＣＰＵは、これを、第一の割込信号
ｌＮＴｌとして受けて、第一の自走カウンタＦＲＣＩの
内容、即ち、パルス期間ｔを表わすパルス期間信号Ｓｔ
を読んでから、該カウンタをクリアする（第５図ａ１第
７図（Ｂｌ　ｂ　）。

次いで、後述する割込２を禁止して（第５図ｂ）から、
初期動作を表わすフラグを見て（第５図Ｃ）、これが「
０」であるとき、即ち、初期動作であるときは、フラグ
を「１」にセットしく第５図ｄ）、更に、第三のカウン
タＣＮＴ　３をクリアする（第５図ｅ、第７図（Ｄ）　
Ｃ）。しかる後、該処理部ＣＰＵは、復帰して、初期動
作状態を整えて、次の入力クロックパルスＳ１の到来、
即ち、次回の割込１の発生を待つ。

一方、定常動作状態では、フラグは「１」にセ（１１） ツトされているので、該処理部ＣＰＵは、第５図Ｃの判
定処理の後、第三のカウンタＣＮＴ３の内容Ｎが数値０
であるか否かを判定する（第５図ｆ）。

このとき、この動作例のように、入力クロックパルスＳ
１のパルス期間ｔが一定である場合には、こめ時点での
、該カウンタＣＮＴ３の内容Ｎは、第５図ｅの処理を受
けな（でも、後に明らかになるように、数値０となって
いるので、該判定結果（第５図ｆ）はＹＥＳとなり、該
処理部ＣＰＵは、第一の自走カウンタＦ・几Ｃ，１の内
容Ｔ。

即ち、パルス期間信号Ｓｔにより表わされるパルス期間
ｔを基準分局値、この実施例では、数値１０で割って、
その回答ＴｓをタイマレジスタＴＲＧとアウトプットコ
ンベアレジスタＯＲＧとに転送して（第５図ｇ、第７図
（ｅ）　ｄ　）から、第二の自走カウンタＦＲＣ２をク
リアする（第５図ｈ、第７図＋Ｃ）ｅ）。

続いて、該処理部ＣＰＵは、第三のカウンタｅＮＴ　３
に基準分周値としての、数値１０をセット（１２） しく第５図ｉ、第７図（Ｄ）ｆ）、更に、出力クロック
パルス８２としてのｒｌｊを出力して（第５図ｊ、第７
図（Ｂ）　ｇ　）から、割込２の禁止を解除しく第５図
ｋ）、復帰して割込２の発生を待つ。

後続のパルス期間を内では、第二の自走カウンタＦＲ，
Ｃ２の内容が自走増大して（第７図ｔｃ）ｈ　）、アウ
トプットコンベアレジスタＯＲＧの内容Ｔｓまで到達す
ると（第７図（Ｃ）ｉ）、第４図に示される構成にて、
第二の自走カウンタＦ几Ｃ２とアウトプットコンベアレ
ジスタＯＲＧの各内容の一致をディジタル比較器ＣＯＭ
が判別して、参照期間信号Ｓ３を第二の割込信号ＩＮＴ
２として、演算処理部ＣＰＵに供給する。

これに応答して、該処理部ＣＰＵは、第三のカウンタＣ
ＮＴ　３の内容Ｎが数値０であるか否かを判定する（第
６図１りが、この時点では、該カウンタＣＮＴ　３には
、数値１０がセットされているので、該判定結果（第６
図１）はＮＯとなり、次いで、該カウンタＣＮＴ３を１
だけデクリメントする（第６図１ｎ、第７図（Ｄｌ　ｊ
　）。

続いて、該処理部ＣＰＵは、第二の自走カウンタＦ”ｌ
（、Ｃ２をクリアしく第り図ｎ、第７図ｆｃ）　ｋ　）
、タイマレジスタＴ　Ｉ（、Ｇの内容Ｔｓをアウトプッ
トコンベアレジスタｏＦＬｃｉに転送して（第６　図０
　）から、出力クロックパルスＳ２を反転させて（第６
図ｐ、第７図（Ｅ）ｌり、復帰し、次回の第二の割込信
号ＩＮＴ２が到来するまで、換言すれば、一旦、クリア
された（第６図ｎ１第７図（Ｃ）　ｋ　）第二の自走カ
ウンタＦＲ，Ｃ２の内容が再び自走増大して、アウトプ
ットコンベアレジスタＯＲＧの内容Ｔｓに到達するまで
待つ。

上記一連の処理（第６図１−ｐ）が、入力クロックパル
スＳ１のパルス期間を内で繰り返し実行され、後続の入
力クロックパルスＳｌ（第７図（Ａｒｍ）の到来時点で
、前述同様に、第一の自走カウンタＦＲ（、’１が、再
び、クリアされる（第Ｔ図ｆＲ）　ｎ　）が、上記動作
例のように、パルス期間ｔが一定である場合には、この
パルス期間を内に出力される参照期間信号Ｓ３の数を、
丁度、基準分周値１０に保つべく、入力クロックパルス
到来時点での、第一の自走カウンタ）；’Ｒ，ＣＩの内
容Ｔを該基準分周値１０で割って得られる数値ＴＳをア
ウトプットコンベアレジスタ０１１．Ｇにセットするこ
とにより、第二の自走カウンタＦＲＣ２の掃引周期、即
ち、参照期間ｔｓをパルス期間ｔのイ。に制御しく第７
図（（、’））　、更に、先の入力クロックパルス８２
　（第７図（Ａｌ　ａ　）の到来時点で、第三のカウン
タｅＮＴ　３に基準分周値１Ｇをセットしている（第７
図（Ｄ）　ｆ　）ことから、後続の入力クロックパルス
８２　（第７図（ＡＩ　Ｉｎ　）の到来時点では、該第
三のカウンタＣＮＴ　３の内容Ｎは、丁度、数値０まで
デクリメントされているものである（第７図τ）。

そして、この間、第二の割込信号ＩＮＴ２、即ち、参照
期間信号Ｓ３が生成されるたびに反転し、面シて、一つ
のパルス期間を内でのパルス数が基準分周値の８倍、即
ち、５であって、しかも、入力クロックパルスＳｌに同
期した出力クロックパルスＳ２が出力されるものである
（第７図（Ｅ）ｐ）。

か（して、上記動作例では、隣接する二つの（１５） パルス期間（１＋　１）内に出力される出力クロックパ
ルスＳ２の数は、基準分周値と等値、即ち、１０であり
、その反転数は基準分周値の２倍値、即ち、２０である
ことは説明するまでもなく明らかである（第７図ｆＥ）
　ｑ　）。

続いて、第８図に示されるように、先の入力クロックパ
ルスＳｌ（第８図囚ａ）と後続の入力クロックパルスＳ
ｌ（第８図（Ａ）ｂ）との間のパルス期間ｔ′が先行隣
接するパルス期間ｔに対して延長した場合には、該先行
隣接するパルス期間を中の処理にて、決定されたアウト
プ・ソトコンベアレジスタＯＲＧの内容Ｔｓに対応する
参照期間ｔｓをもって、第二の自走カウンタＦ’ＲＣ２
が掃引を続行しく第８図（Ｃ）Ｃ）、その掃引数、即ち
、第三のカウンタＣＮＴ３による参照期間信号Ｓ３の計
数値Ｎ′が、基準分周値に到達して、該カウンタｅＮＴ
　３の内容Ｎが数値０になった時点でも、該時点までの
期間ｔ　（第８図（Ｃ１ｄ　）は、延長しすこパルス期
間ｔ′に比して短小であるので、該時点で発生する第二
の割込信号ＩＮ’［”２に応答して、（１６） 演算処理部゛Ｃ′Ｐ−・Ｕパが、第三のカウンタＣＮＴ
　３の内容Ｎが数値０であるか否かを判定すると（第６
図１）、その判定結果はＹＥＳとなる（第８図（Ｄ）ｅ
）。

そこで、演算処理部ＣＰＵは、第一の出力クロックパル
ス修正信号Ｓ４に基づいて、第二の自走カウンタＦＲＣ
２を停止させて（第６図ｎ１第７図（ＣＨＤ）　ｆ　）
から復帰して、後続の第二の割込信号ＩＮＴ２の到来を
待つが、この動作例では、後続の入力クロックパルスＳ
ｌ（第８図（Ａ）ｂ）カ到来するまでは、該信号ＩＮＴ
２の到来がないので、出力クロックパルスＳ２が反転す
ることはない（第８図（Ｅ）　ｇ　）。

そして、後続の入力クロックパルスＳ１（第８図（Ａ）
　ｂ　）が到来すると、前述同様に、第一の自走カウン
タＦＲＣ１がクリアされ（第５図ａ、第８図（Ｂａｈ）
、更に、第三のカウンタＣＮＴ３に基ンタＦＲＣ１の内
容Ｔ’　（第８図（Ｂ）　ｊ　）　、即ち、期開信号Ｓ
ｔが表わすパルス期間ｔ′は、先行のパルス期間ｔより
も延長しているので、これを、基準分周値１０で割った
回答で設定される（第５図ｇ）アウトプットコンベアレ
ジスタＯＲＧの内容Ｔｓ　（第８図（Ｃ）　ｋ　）は、
先行するパルス期間を中のそれＴｓ　（第８図（（、’
）　７　）に対して１′／倍となす、その結果、パルス
期間ｔ′中の参照期間を二もパルス期間を中のそれｔｓ
に対して９倍となる。

シタ力って、後続の入力クロックパルスＳｔ（第８図Ｆ
Ａ、）　ｂ　）と、更に、後続する入力クロックパルス
Ｓｌ（第８図（Ａ）　Ｉｎ　）との間の、パルス期間も
等しくｔ′であると仮定すれば、前述の処理（第５図ａ
−ｃ、ｆ−ｊ、第６図１−ｐ）の繰り返し実行により、
該パルス期間（第８図（Ａ）　ｂ、　Ｉｎ　）内に、基
準分周値のイ倍、即ち、５つの出力クロックパルスＳ２
が出力される（第８図（Ｅ）　ｎ　）。

かくして、上記動作例でも、隣接する二つのパルス期間
を内で出力される出力クロックパルスＳ２の数は、基準
分周値と等値、即ち、１０であり、その反転数は基準分
周値の２倍値、即ち、２０であって、入力クロックパル
スＳ１のパルス期間の延長にも係わらず、一定値に保た
れるものである。

続いて、第９図に示されるように、先の入力クロックパ
ルスＳ１（第９図ｆＡｌ　ａ　）と後続の入力クロック
パルスＳｔ（第９図ＷＩ　＋）　）との間のパルス期間
ｔが先行隣接するパルス期間ｔ′に対して縮小した場合
には、該先行隣接するパルス期間ｔ′中の処理にて決定
されたアウトプットコンベアレジスタＯＲＧの内容Ｔ４
に対応する参照期間ｔ′Ｓをもって、第二の自走カウン
タＦＲ，Ｃ２が掃引を続行する（第９図（Ｃ）　Ｃ）点
は、第８図を参照した前述の動作例の場合と同様である
が、この動作例では、該掃引ごとに生成される参照期間
信号Ｓ３の数Ｎ′が基準分周値に到達する以前、換言す
れば、第三のカウンタＣＮＴ３の内容Ｎが数値０に到達
する以前（第９図（Ｄ）　ｄ　）に、しかも、一般的に
は、第二の自走カウンタＦｌｔＣ２の内容が自走増大し
ている最中（第９図（Ｃ）ｅ）に、後続の入力クロック
パルスＳ＋　（第９図（Ａ）ｂ）が到（１９） 来することとなる。

そこで、演算処理部ＣＰＵは、該入力クロックパルス（
第９図（Ａ）　ｂ　）を第一の割込信号ｌＮＴ１として
受けて、前述の処理（第５図ａ−ｃ’）を経て、第５図
ｆの処理に至り、第三のカウンタＣＮＴ３の内容Ｎが数
値０であるか否かを判定するが、この時点では、上述の
ように、該カウンタＣＮＴ　３の内容Ｎは、数値６　（
第９図ＣＤ）　ｄ　）であるので、該判定結果（第５図
ｆ）はＮＯとなる。

シカシて、続いて、該処理部ＣＰＵは、第二の出力クロ
ックパルス修正信号Ｓ５に基づいて、タイマレジスタＴ
几Ｇの内容Ｔ’ｓから第二の自走カウンタＦｆＬＣ２の
内容を引いてその回答ＸをＸレジスタに格納しく第５図
ｒ）、更に、第一の自走カウンタＦｕＣ１の内容Ｔから
Ｘレジスタの内容Ｘを引いてその回答（Ｔ−Ｘ）をＸレ
ジスタに格納する（第５図Ｓ）。

上記処理（第５図ｒＳ　ｓ）は、この時点では、タイマ
ーレジスタＴＲＧの内容Ｔ’ｓとアウトプッ（２０） トコンベアレジスタの内容Ｔｓとが一致していることを
参酌すれば、先ず、入力クロックパルス８、（第９図（
Ａ、ｌ　ｂ　）到来時点での、第二の自走カウンタＦ几
Ｃ２の内容（第９図（Ｃ）ｅ）とアウトプットコンベア
レジスタＯＲＧの内容（第９図（Ｃ）ｆ）の差（第９図
（ＣＩＸ）、換言すれば、該パルス（第９図（Ａ、）　
ｂ　）到来時点以後初めて、第二の自走カウンタＦＲＣ
２の内容がアウトプットコンベアレジスタＯＲＧの内容
＋１”ｓに到達する時点（第９図（Ｃ）　ｇ　）までの
期間（第９図（Ｃ）ｔｘ）を算出し、次いで、一般的な
意味でのパルス期間ｔから、上述、第９図（Ｃ）中ｔｘ
で示される期間を引いた期間（ｔ　−ｔｘ）を算出する
処理である。

そして、該入力クロックパルスＳｌ（第９図（Ａ）ｂ）
と、これに後続する入力クロックパルスＳ１（第９図（
Ａ）　ｈ、　）との間の縮小されたパルス期間も等しく
ｔであると仮定すれば、上記処理（第５図Ｓ）にて、算
出されるＹは、入力クロックパルスＳ１（第９図（Ａ）
　ｂ　）到来時点以後、初めて、第二の自走カウンタＦ
ＲＣ２の内容がアウトプットコンベアレジスタＯＲ，Ｇ
の内容Ｔ’ｓに一致した時点（第９図（Ｃ１ｇ　）から
、後続の入力クロックパルスＳ１（第９図（Ａ）　ｈ　
）到来時点までの残りの期間（第９図（Ｃ）ｔ　　ｔｘ
）を表わすこととなる。

続いて、上記残りの期間（ｔ−ｔｘ）内での第二の自走
カウンタｐａｃｚの掃引数、即ち、参照期間信号Ｓ３の
生成数（第９図（Ｃ）　Ｚ　）と、隣接する二つの、縮
小されたパルス期間（１＋１）から該残りの期間（ｔ　
　ｔｘ）を除いた期間内での参照期間信号Ｓ３の生成数
との和を基準分周値、１０の２倍値、２０に維持するた
めには、上記残りの期間（ｔ　　ｌｘ）内に発生すべき
参照期間信号Ｓ３の数Ｚは、 Ｚ＋　（１０−Ｎ＋　１　）　＝２０　　・・・・・・
・・・・・・・・・（１）ただし、Ｎ・・・・・・入力
クロックパルス（第９図（Ａ）　ｂ　）到来 時点での、第三のカ ウンタ（、’ＮＴ　３の内容 （第９図（Ｄ）ｄ　”） 八Ｚ＝Ｎ−１＋１０　　・・・・・・・・・・・・・・
・・・・・・・＋２）なる式で表わされる。

そこで、演算処理部ＣＰＵは、続いて、上記（２）式に
従って、２を算出する（第５図ｔ）。

更に、上述、残りの期間（ｔ　　ｔｘ）内での、参照期
間信号Ｓ３の生成数をＺにするためには、第二の自走カ
ウンタＦ　Ｒ，ｅ　２の１掃引の期間、即ち、参照期間
ｔｓを、 となるように制御すべきものである。

そして、上記（３）式を第一、第二の自走カウンタＦＲ
，ＣＩ　、ＦＲＣ２、及びアウトプットコンベアレジス
タＯ几Ｇの内容の次元で表わせば、該レジスタＯＲＧに
セットされるべき数値Ｔｓは、（２３） となる。

そこで、演算処理部ＣＰＵは、更に続いて、上記（４）
式に従って、この時点でのＴｓを算出しく第５図Ｌ＋）
、これを、タイマレジスタＴＲ，Ｇにセットする（第５
図Ｖ）。

付言するならば、この時点、即ち、入力クロックパルス
（第９図（Ａ）ｂ）到来時点では、いまだ、第二の自走
カウンタＦＲＣ２がこの時点での、アウトプットコンベ
アレジスタＯＲＧの内容Ｔ′ｓまで到達していないので
、その到達を待って、該レジスタＯＲＧに対して、新た
に算出された数値Ｔ′二をセットすべく、これをタイマ
レジスタＴＲＧに控えさせておくことが必要なのである
。

続いて、演算処理部（、’ＰＵは、Ｚ＋１を第三のカウ
ンタＣＮＴ３にセットする（第５図ｗ１第９図（Ｄ）　
ｉ　）。

この処理は、前述のように′、ＺはＹで表わされる残り
の期間（ｔ　　ｔｘ）内に生成されるべき参照期間信号
Ｓ３の数を表わすものであるところ、該残りの期間に入
る直前に、第二の自走カラン（２４） りＦＲＣ２の内容がアウトプットコンベアレジスタＯＲ
Ｇの内容Ｔｓに一致する時点（第９図（Ｃ）　ｇ　）で
、更に一つの参照期間信号Ｓ３が生成されるので、これ
を含めて、隣接する二つのパルス期間（１＋　１）内で
の、該信号Ｓ３の生成数を基準分周値の２倍値、２０に
合わせるための補正処理である。

そして、第９図（Ｃ）　ｇの時点（この時点では、アウ
トプットコンベアレジスタＯＲＧには、隣接先行するパ
ルス期間中の処理での参照期間ｔｓに対応する数値Ｔ’
ｓが格納されている。）で生成される参照期間信号Ｓ３
を第二の割込信号ＩＮＴ２として受けて、演算処理部Ｃ
ＰＵは、第三のカウンタＣＮＴ　３の内容Ｎが数値０で
あるか否かを判定する（第６図１りが、この時点では、
該カウンタＣＮＴ３には、Ｚ＋１、即ち、１６がセット
されている（第９図（Ｄ）　ｉ　）ので、該判定結果（
第６図１）はＮｏとなり、続いて、前述のように、第三
〇カウンタｅＮＴ　３をディクリメントしく第６図１ｎ
）、第二の自走カウンタＦ几Ｃ２をリアしく第６図ｎ）
、これに続く、タイマレジスタＴ　ＩＬ　Ｇの内容をア
ウトプットコンベアレジスタＯ１％　（３へ転送する処
理（第６図五）によって、第５図Ｖの処理にて、タイマ
レジスタＴＩ（、Ｇに格納しておいた、縮小された参照
期間ｔ′；に対応する数値Ｔｚをアウトプットコンベア
レジスタＯＲＧにセットして（第９図（Ｃ）ｊ）以後、
縮小された参照期間ｔテをもって、第二の自走カウンタ
ＦＲ，Ｃ２を掃引可能としてから、出力クロックパルス
Ｓ２を反転させて（第６図ｐ）復帰する。

以後は、縮小された参照期間ｔ（ごとに発生する第二の
割込信号ＩＮＴ２に応答して、上記一連の処理（第６図
７−ｐ）を繰り返し実行することにより、入力クロック
パルスＳ１の、隣接する二つの、縮小されたパルス期間
が等しくｔであれば、隣接後続するパルス期間の残りの
期間（ｔ　　ｔｘ）内に生成される参照期間信号Ｓ３の
数と、該二つのパルス期間（１＋１）中の、該残りの期
間（ｔ　　ｔｘ）以前の期間内に、すでに、生成された
参照期間信号Ｓ３との和を基準分周値の２倍値、２０に
合わせることができるものである。

かくして、この動作例でも、隣接する二つのパルス期間
（１＋　１）内に出力される出力クロックパルスＳ２の
数は基準分周値と等値、即ち、１０であり、その反転数
は、基準分周値の倍値、即ち、２０であって、入力クロ
ックパルスＳ１のパルス期間の縮小にも係わらず、一定
値に保たれるものである。

付言するならば、上記各動作例では、入力クロックパル
ス８１のパルス期間の延長あるいは縮小に際して、隣接
する二つのパルス期間が等しいものと仮定したが、これ
は、単に説明の簡明化を図ったに過ぎないものであって
、隣接する二つのパルス期間が相違している場合、例え
ば、パルス期間の延長あるいは縮小傾向が継続する場合
には、−組みの、隣接する二つのパルス期間内では、出
力クロックパルスＳ２の数を基準分周値と等値にするこ
とはできないが、新たな入（２７） カフロックパルスＳ１が到来するたびに、該入力クロッ
クパルスによる新たなパルス期間と、それに先行隣接す
るパルス期間とから成る新たな−組みの、隣接する二つ
のパルス期間内での、出力クロックパルスＳ２の数を基
準分周値に合わせるための参照期間の制御が、継続的に
行われるので、各組みの、隣接する二つのパルスＭ間内
での出力クロックパルスＳ２の数を基準分周値に常に漸
近させる作用は、この発明の構成により必然的に達成さ
れるものである。

以上のように、この発明によれば、２台の電子楽器を協
働させる際に、一つの電子楽器からの、低速度（低周波
数）の入力クロックパルスに基づいて、これに同期する
高速度（高周波数）の、より具体的には、予め設定され
た基準分周値の３倍の周波数の出力クロックパルスを生
成して、これを他の電子楽器に供給できるように構成し
たことにより、上記低速度のクロックパルスを、唯一の
チャンネルにて、キーイベントデータと共に時分割多重
伝送した後、高速度の（２８） クロックパルスに変換することができるので、従来必要
であった両電子楽器間を結ぶ高速度のクロックパルスの
ための伝送線を不要なものとし、これにより、両電子楽
器の結線を簡素化しひいては、結線操作や外観上の煩雑
さを完全に解消するという優れた効果がある。

加うるに、入力クロックパルスの周波数変動に伴って、
該クロックパルスのパルス期間が延長し、あるいは、縮
小する場合であっても、該クロックパルスの、隣接する
二つのパルス期間内に出力される出力クロックパルスの
数が、常に、予め設定された基準分周値に漸近するよう
に制御されるので、入力クロックパルスのパルス期間の
急激な変化に起因して一時的に脱調状態に至っても、長
期的観点では、出力クロ・ツクパルスの発生数が時間に
対して平旦化され、しかも、入力クロックパルスのパル
ス期間の延長あるいは縮小傾向が解消すると、その時点
のパルス期間に対して、即座に同期状態に入り、これに
より、出力クロックパルスに応答する後続の信号処理へ
の波及的悪影響が極小化されるという効果もある。

【図面の簡単な説明】

第１図は、２台のシークエンサを協働させるための従来
構成を示すブロック図である。 第２図〜第９図は、この発明の実施例に関するものであ
り、第２図は、周辺要素との結合関係を示すブロック図
、第３図は、機能ブロック図（クレーム対応図）、第４
図は、ハードウェア上の構成を示すブロック図、第５図
、第６図は、演算処理部ＣＰＵにて、実行されるプログ
ラムのフローチャート、第７図、第８図、第９図は、（
Ａ）入力クロックパルスＳ１、（Ｂ）第一の自走カウン
タＦ几Ｃ１の内容、（Ｃ）第二の自走カウンタＦＲ，Ｃ
２の内容、（Ｄ）第三のカウンタＣＮ’Ｉ’　３の内容
、ｆＢ）出力クロックパルスＳ２の関係を対比して示す
タイムチャートである。 １・・・・・・第一の計時手段　２・・・・・・第二の
計時手段３・・・・・・参照期間信号計数手段 ４・・・・・・出力クロックパルス反転阻止手段５・・
・・・・出力クロックパルス反転手段６・・・・・・出
力クロックパルス修正信号生成手段７・・・・・・参照
期間制御手段 特許出願人　ローランド株式会社 １８５

Claims (1)

【特許請求の範囲】
1. 入力クーロツクパルスのパルス期間を計測して該クロッ
   クパルスが入力されるたびに、その計測結果をパルス期
   間信号Ｓ３として出力する第一の計時手段１と、入力ク
   ロックパルスのパルス期間よりは相当に短期間である参
   照期間ｔｓの経過を計時して参照期間信号Ｓ３を出力す
   る第二の計時手段２と、入力クロックパルスのパルス期
   間中に出力される参照期間信号Ｓ３の数を計数する参照
   期間信号計数手段３と、参照期間信号Ｓ３に応答して、
   出力クロックパルスＳ２の符号を反転させる出力クロッ
   クパルス反転手段５と１．入力クロックパルスのパルス
   期間中に、参照期間信号計数手段３による計数値が予め
   設定された基準分周値に到達したことを判別したときは
   、第一の出力クロックパルス修正信号Ｓ４を出力し、入
   力クロックパルスの到来時点での、該計数値が該基準分
   周値に到達していないことを判別したときは、第二の出
   力クロックパルス修正信号Ｓ５を出力する出力クロック
   パルス修正信号生成手段６と、第一の出力クロックパル
   ス修正信号Ｓ４に応答して、出力クロックパルス反転手
   段５による出力クロックパルスの反転を阻止する出力ク
   ロックパルス反転阻止手段４と、第二の出力クロックパ
   ルス修正信号Ｓ５に応答して、参照期間ｔｓを制御する
   参照期間制御手段７とから成り、上記参照期間制御手段
   ７は、第二の出力クロックパルス修正信号Ｓ５を受けた
   時点での、参照期間信号計数手段３による計数値Ｎ′と
   、該修正信号Ｓ５を受けた時点で到来した入力クロック
   パルスとこれに隣接する次の入力クロックパルスとの間
   のパルス期間中に、制御された参照期間に対応して出力
   されるべき参照期間信号Ｓ３の数Ｚとの和が基準分周値
   の２倍値となるように、参照期間ｔｓを制御することを
   特徴とする特許クパルス処理装置。