JPS59204383A - 2値パタ−ン処理方式 - Google Patents

2値パタ−ン処理方式

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JPS59204383A
JPS59204383A JP7961983A JP7961983A JPS59204383A JP S59204383 A JPS59204383 A JP S59204383A JP 7961983 A JP7961983 A JP 7961983A JP 7961983 A JP7961983 A JP 7961983A JP S59204383 A JPS59204383 A JP S59204383A
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JP
Japan
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line
circuit
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run
pattern
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JP7961983A
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Katsuhiko Ogawa
克彦 小川
Masatoshi Horiguchi
真寿 堀口
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Nippon Telegraph and Telephone Corp
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Nippon Telegraph and Telephone Corp
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    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N1/00Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
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    • H04N1/00Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
    • H04N1/41Bandwidth or redundancy reduction
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は例えばファクシミリのように2次元の2値パ
ターンを符号化する方式に関するものである。
〈従来技術〉 従来第1図に示すよう々2次元の2値パターンを符号化
するには、2値パターンの水平方向のランレングス(ラ
ン長)を情報源として、モディファイドハフマン(MH
)符号化やリード(READ)符号化、フィル符号化等
の方法を用いていた。第1図は垂直方向における第1番
目のライン(第1ライン)は第1の(白)ラン(ここで
は2値パターンの水平方向の最初のランは白ランから始
まるものとする)111、その次の(黒)ラン112、
NKクラン13,114が順次続き、第2ラインのラン
112は1ラインすべて白画素(白ドツト)の場合で、
このランを白ラインと呼ぶ、第3ラインはラン131〜
133よシなる。最終ラインは第204である。
第2図に第1図の2次元の2値パターンをフィル符号化
(符号表はH,Wyle et al:Reduced
−TimeFacsimile Transmissi
orr by DigitaLCoding 。
I RE Trans、Vol C8”9 、NO,3
’、 1961を参照)シた符号列を示す。ラン111
〜114はそれぞれ符号211〜214とされ、ラン1
21は符号221、ラン131〜133はそれぞれ符号
231〜233となる。ここに示した例のようにラン長
は白あるいは黒画素の連続する個数で表現され、前記従
来の符号化手法も、この画素列で表現したラン長をもと
に符号テーブルを作成し、符号化及び復号化処理によ)
2値パターンの記憶あるいは伝送を行ってきた。
しかし2値パターンの入出力装置(例えばファクシミリ
、ラスクズキャン形陰極線管表示器等)は、主走査線方
向及び副走査線方向(あるいは水平方向及び垂直方向)
の画素数あるいは線密度が異なるものがあるため、前記
符号化手法にょシ符号化した同一の2値パターンを線密
度の異なる装置に出力すると、これら装置間で表示され
る画像は水平及び垂直方向の大きさが違ってしまうとい
う欠点があった。この欠点を改良するだめ線密度変換(
例えば千切、桐原:ファクシミリ線密度変換方式、画像
電子学会、全大予稿−10,1975等)を用いて2値
パターンの大きさを整合させたシ、拡大あるいは縮小す
る方式が提案されている。
しかしある一定の線密度をもつ装置相互間の変換を行う
ために、それら装置の線密度をあらかじめ知っておく必
要があり、多種類の入出力装置で入出力する2値パター
ンの相互変換を行うだめにはあらかじめ変換を行う装置
間で、各々の線密度に関して情報交換をする必要があシ
、また変換のアルゴリズムを複数種類用意する必要があ
った。
〈発明の概要〉 この発明はこれらの欠点を解決するため、2値パターン
の横方向のラインパターンの縦方向における位置を0≦
uj≦uj<1なる2進数で規格化し、この2進数の差
Dj”uj  ”;を符号化するとともに、2値パター
ンの横方向のラインパターン内のランの位置をO≦Pi
<1なる2進数で規格化し、その2進数の差BJ= p
J  pJ  を符号化するl       l   
    l−1ことを特徴とし、その目的は2次元の2
値パターンを圧縮し、かつ入出力装置の入出力精度、例
えばファクシミリの主走査方向、副走査方向の線密度等
に依存しない形で2次元の2値パターンの情報を表現す
ることにある。
〈発明の原理〉 第3図(1)は第1図に示した2次元の2値パターンの
横方向のラインパターンの縦方向における位置(以後ラ
イン位置と呼ぶ)と、横方向のラインパターン内のラン
の位置CJa後ラン位置と呼ぶ)とを示している。第1
図の第1ライン、第2ライン、第3ライン、第204ラ
インのラインパターンの各ライン位置はそれぞれITI
o、 ml、 m2. m2o8である。第1ラインに
おけるラン111,112゜113.114の各ラン位
置はそれぞれnO、+ n? +弓、弓であり、第3ラ
インのラン131,132゜133の各ラン位置はそれ
ぞれn: 、、 n2 、 n、である。
第3図(2)は第3図(1)に示したライン位置m、及
びラン位置n1をそれぞれ規格化した表現を示している
。規格化の演算は一般にu、=mj/M、P(−n1/
Nで表わされる。M、Nはそれぞれ2値パターンの縦、
横の画素数であシ、第1図の例ではM−204゜N=2
48である。J(ライン正規位置と呼ぶ)及びPl(ラ
ン正規位置と呼ぶ)はそれぞれO≦u、〈1.0≦P(
〈1なる関係を満たす2進数で表現される。例えばライ
ン位置m2のライン正規位置はu2=2/204である
から2進小数表現では小数点以下10桁で0.0000
001010となる。ラン位置心のラン正規位置はPi
=30/248であシ、2進小数点表現では小数点以下
10桁で0.0001111011となる。第3図(2
)について符号化の対象となる直前のラインのライン正
規位置とその次に符号化の対象となるラインのライン正
規位置との差り、を求めると(小数点以下10桁の2進
数表現)次のようになる。
Do=LLo−uo=o、oooooooooo  (
最初のライン正規位置のみU。−uoで求める)D、=
 ul−uo= 0.0000000101D  =L
I  ’−u  =0.00000001012   
  2     1 また符号化の対象となる直前のランのラン正規位置とそ
の次に符号化の対象となるランのラン正規位置との差B
jを求めると(小数点以下10桁の! ・ 2進数表現)次のようになる。
B0=P0−P0=0.00100100001   
   1G B0=P0−Po−00111000110221 BS = P:  ”g ” 0.000111110
0B2=p2−p2 =0.00011110111 
     1      0 B2=P2−P2−0.01010010112   
  2     1 第4図はライン正規位置の差の2進数り、と符号D1と
の対応を示す符号表の例である。ここで2進数り、は0
1b1b2b3b4・・・・・・J−1blと表わされ
る例えば前記D1=0.000000(11’01は第
4図でr+=10.(f’は2進数りの小数点以下の桁
数を示す。
以後有効桁f′と呼ぶ)とするとb1b2・・・・・・
b7はそれぞれ0であり、bf−2”b8は1であり、
かつff i ” fs ” O、ft = f工。=
1であるから符号D1は11001となる。
第5図は正規ラン位置の差の2進数Biと符号B1の対
応を示す符号表の例である。2進数BJ、はB)−〇、
b1b2b8b4・・・・・・bf−2bf−1bfで
表わされる。
例えば前記B’; =0.0001111011は、第
5図でf=10(fは2進数BJ、の小数点以下の桁数
を示す。以後有効桁fと呼ぶ)とすると1)1== O
l b2” 0.* bs = o、 l b4= b
f−6”であシ、かつbf−s−bf−4,bf−8,
bト。、 b(−0,bfはそれぞれl。
1.1,0.1であるから符号B工は11111101
11011となる。
第6図は2値パターンを圧縮した際の符号構成例である
。たゾしくH7>(i =0 、1 、・・・・・・b
)は1ラインのヘッダ(1バイト)であり白ドツトのみ
のラインのときはH=(00)16進、その他のときは
<D、><百1〉・・・〈百A、 >の・くイト数、即
ちそのラインの符号のバイト数を表わす。<Dj >は
縦方向(相対)位置Diの符号を示し、この符号は第4
図に示したものである。<Bi>は横方向(相対)位置
Bjの符号を示し、第5図に示したものである。1ライ
ンがすべて白画素のみ(白ライン)のときはそのライン
のへラダ〈H4〉=〈(00)、6〉に〈D、〉を付加
する。白ラインが2ライン以上続くときはその2ライン
目から、次の黒画素を含むラインの直前のラインまでの
各ラインのパターンは符号化の対象としない。また1ラ
インの符号はバイト境界とし、そのラインの最後の符号
<BA、>の最下位ビットがバイト境界になら一愈−い
ときは、バイト境界になるまでの残りのビットを1とす
る。
1ラインは白画素から始まるもめとし、黒画素から始ま
るときはBJ = oの符号量1を挿入する。
第6図の符号構成例にもとづいて第1図に示した2値パ
ターンを符号化すると、第7図に示すようになる。第1
図の第1ラインの符号量は6バイトであるからそのヘッ
ダH8は番号710−1で示され、第1ラインのライン
正規位置の相対位置り。
の符号り。は番号710−2で示され、更に第1ライン
のラン正規位置から得た横方向(相対)位置o符号B2
 、 BH,13:Uそれぞれ1号71t、712゜7
13で示される。符号り。 B? 、 B: 、B:の
各ビット数の合計値は47であ、jl)6バイトには1
ビツト少ないため、番号714で示すようにバイト境界
にするためのパディングビットが設けられる。
第2ラインのヘッダH1は番号720−1で示され、第
2ラインは白画素のみの白ラインであるためそのヘッダ
値は(00)16進である。第2ラインの正規位置の相
対位置D0の符号D0は番号720−2で示すように前
記例D1に対する符号と同一となる。
この符号D1は5ビツトであるためバイト境界とするた
め3ビツトの1を付加する。即ち番号721はこのパデ
ィングビットである。第3ラインのヘッダH2、縦方向
相対位置符号D2はそれぞれ番号730−1.730−
2で示され、第3ラインの横方向相対位置符蟇Bτ、B
=はそれぞれ番号731゜732で示され、バイト境界
とするだめのパディングビットが番号733で示すよう
に設けられる。
第204ラインのライン正規位置の相対位置の符号は番
号740で示され、ここでは第203ラインあるいは第
202ラインが黒画素を含むことを仮定しているため、
この符号は11001であるが、例えば第201ライン
が黒画素を含み、第202及び第203ラインがそれぞ
れ白ラインのときは、第204ラインの相対位置の符号
は1110010となる。
第8図は2値パターンの符号化を行う処理の流れの一例
を示している。
〈実施例〉 全体の構成 第9図はこの発明である2値パタ一ン処理方式の一構成
例を示す。パターンメモリ(P M ) 901は2値
パターンを記憶するためのメモリであり、ラインバッフ
ァ(LB)902は2値パターンの1ラインを記憶する
ためのバッファであり、パターンメモリ901内の2値
パターンの1ラインは転送回路(TC)を通じてライン
バッファ902に転送される。ラインバッファ902内
のラインパターンが白ラインか否かが白ライン検出回路
(WDC)904で検出される。2値パターンの水平方
向(横方向)の画素数N(N)Q、整数)は水平画素数
メモリ(HPM)905に記憶される。水平符号生成回
路(I(C’G )’906はラインバッファ902内
のラインパターンからラン位置J nlを生成し、これよシ更にラン正規位置P1カラ符号
百)を生成する。2値パターンの垂直方向(縦方向)の
画素数M(M)Q、整数)は垂直画素数メモリ(VPM
)907に記憶される。垂直符号生成回路(VCG)9
08はラインバッファ902内のラインパターンのライ
ン位置m、を生成し、これよシ更にライン正規位置U、
がら符号机を生成する。水平符号生成回路906で生成
した符号百1の1ライン分の符号列は水平符号メモリ(
HCM)909に記憶され、垂直符号生成回路908で
生成した符号り、は垂直符号メモ9 (VCM) 91
0に記憶される。これら符号メモ!、1909及び91
0内の符号は合成回路(SC)911で合成され、ヘッ
ダが付加されて2値パターンの1ライン分の符号が生成
され、その合成゛回路911の出力である2値パターン
の1ライン分の符号列は符号メモ   □!J(CM)
912に各ライン毎に順次記憶される。
白ラインが2ライン以上連続するか否かの状態が白ライ
ン連続状態回路(wcs)chi3で管理される。順序
制御回路(SCC)914は転送回路903、白ライン
検出回路9o4、水平符号生成回路906、垂直符号生
成回路908、合成回路911、白ライン連続状態回路
913の順序制御を行う。転送回路903の動作終了の
状態(フラグ)は転送回路状態レジスタ(TSR)91
5に記憶され、転送回路903の動作開始の指示を行う
フラグ転送回路起動フラグレジスタ(TGR)916に
記憶される。白ライン検出回路904の動作終了の状態
(フラグ)は白ライ、ン検出回路状態レジスタ(WSR
)917に記憶され、その動作開始の指示を行うフラグ
は白ライン検出回路起動フラグレジスタ(WGR) 9
18に記憶され、ラインバッファ902内のラインパタ
ーンが白ラインのときのフラグが白ライン検出結果レジ
スタ(WRR)919に記憶される。水平符号生成回路
906の動作終了の状態(フラグ)は水平回路、状態レ
ジスタ(HER)920に記憶され、その動作開始の指
示を行うフラグは水平回路起動フラグレジスタ(HGR
)921に記憶される“。垂直符号生成回路908の動
作終了の状態(フラグ)は垂直回路状態レジスタ(VS
R)922に記憶され、その動作開始の指示を行うフラ
グは垂直回路起動フラグレジスタ(VGR)923に記
憶される。垂直符号生成回路908及び合成回路911
に白ライン用の処理を行うように指示するフラグはライ
ン状態レジスタ(LSR)924に記憶される。合成回
路911の動作終了の状態(フラグ)は合成回路状態レ
ジスタ(SSR)925に記憶され、その動作開始の指
示を行うフラグは合成回路起動フラグレジスタ(SGR
)926に記憶される。白ライン連続フラグをml f
卸するだめの白ライン連続状態回路913への入力情報
は白ライン連続状態レジスタ(WCI)927−1及び
927−2に記憶され、白ライン連続フラグは白ライン
連続フラグレジスタ(W、CR)928に記憶される。
回路903,904,906,908.911及び91
4をリセットし、1ライン分の符号化処理を開始するだ
めのフラグは起動フラグレジスタ(G)929に記憶さ
れる。
水平符号生成回路(HCG)906 第10図は水平符号生成回路906の一構成例を示す。
ラインバッファ902内の1ラインのラインパターンの
ラン位置nJがラン位置検出回路■ (HCD)1001で検出され、その検出したラン位置
nJはラン位置バッファ(HCB)1002に記憶され
る。水平画素数メモリ905内の横方向の画素数Nとラ
ン位置検出回路1001内のラン位置nJとから割算回
路(HD、V)1003で■ nJ/Nなる演算が行われ、ラン正規位置pJが求め1 られ、そのラン正規位置P)−□(−〇i−0/N)及
びPi (−ni /N )はそれぞれラン正規位置バ
ッファP1       1 (HNBP)1004及びラン正規位置バッファC(H
NBC)1005に記憶される。これらラン正規位置バ
ッファ内容Pj−1とp4との差BJ、二pJ−PJ 
 が引算回路(H8B)1006でとられて出!−1 力され、その出力BJは相対ラン正規位置バッファ(I
−(RNB)1007に記憶される。その記憶内容BJ
は第5図の符号表により符号化回路(HEC)! 1008で符号化される。この第5図に示しだ符号表は
符号テーブルメモリ(HTB)1009に記憶されであ
る。回路1001 、1003.1006及び1008
はHCG順序制御回路(H8CC)1010で順序制御
される。
第11図は垂直符号生成回路908の一構成例を示す。
2値パターンの各ラインのライン位置mjはライン位置
バッファ(VLB)1101に記憶され、そのm、と垂
直画素数メモリ907内の縦方向の画素数Mとからm*
 7Mなる演算が割算回路(VDV)1i02で行われ
てライン正規位置u。
が求められる。このライン正規位置u’(−m*/M)
はライン正規位置バッファp (VNBP )11oa
またライン正規位置u J (=rl’l、 7M )
はライン正規位置バッファC(VNBC)1104にそ
れぞれ記憶される。これらライン正規位置バッファP及
びCに記憶されたU′とU との差のDJ −u ] 
 u 3が引]     j 算回路(V8B)1105でとられて出力され、その出
力であるり、は相対ライン正規位置バッファ(VRNB
)1106に記憶される。その記憶内容り、は第4図に
示した符号表にょシ符号化回路(VEC)1107で符
号化される。第4図に示した符号表は符号テーブルメモ
リ(V T B)1108に記憶される。ライン位置バ
ッファ11o1内のライン位置はライン位置インクリメ
ント回路(VLI)1109でインクリメントされる。
回路1102’ 、 1105 、1107及び11o
9は■CG l1lfi序制御回路(VSCC)11’
I Oで順序制御される。
合成回路(SC)911 第12図は合成回路911の一構成例を示す。
水平符号メモリ909内の符号Bi l(1ライン分)
と準直符号メモリ910内の符号り、を転送回路1ライ
ン分の符号列は符号メモ!J (’SC’M) 12C
12に記憶される。符号メモリ12o2 内の符号列の符号長(バイト長とし、端数の出るときは
切り上げる)が符号長算出回路(SCL)1203で算
出され、その出力である符号長は符号長メモ!J (S
CLM)1204に記憶される。
そのメモリ1204内の符号長をヘッダとしてこれと符
号メモリ1202内の符号列とがヘッダ付加回路(SH
IA)1205で合成され、その際にバイト境界とする
ために必要ならば1がパディングされる。2値パターン
の符号化対象となるラインが白ラインであわ、かつ2ラ
イン以上連続した白ラインの中で一番最初の白ラインで
あるとき、白ラインヘッダ付加回路(SW)(A)12
06で垂直符号メモリ910内の符号り、に白ラインヘ
ッダ(第6図では(OO)16である)が付加され、必
要ならばバイト境界とするために1がパディングされる
。白ラインヘッダは白ラインヘッダメモリ(SWH)1
207に記憶されである。回路1201.1203.1
205及び1206はSC順序制御回路(S8SC)1
208で順序制御される。
第13−図は白ラン連続状態回路913をPLA(プロ
グラマブルロジックアレイ)で構成した例を示す。白ラ
ン連続状態レジスタ927−1及び927−2の内容が
ANDアレイ1301に入力され、そのANDアレイ1
301の出力はO’R“アレイ1302に入力され・る
積項線1303が、これらアレイ1301.1302に
共通に設けられ、ANDアレイ1301への入力はNO
T回路1304でNOTがとられる−0白ラン連続状態
回路913の内部状態はフィードバックメモ!7130
5に記憶される。PLA内の論理式の積・和を形成する
クロスポイントは1306で示しである。
第14図は順序制御回路914をPLAで構成した例を
示す。各回路の動作終了のレジスタとTS、R915、
WSR917’ 、H8R910。
VSR922及び5SR925と、レジスタWCR92
8、WRR919及びG929とそのPLA内部の状態
フィードバックとの各内容がA N Dアレイ1401
に入力され、そのANDアレイ1401の論理積の出力
はORアレイ1402に入力されて、これよシ各回路の
起動レジスタTGR916゜WGR918、H8R91
0011GR923。
5GR926と、レジスタWC■927−1゜927−
2 、LSR924及びG929とPLA内部の状態フ
ィードバックに対し出力される。アレイ1401,14
02、積項線1403が設けられ、ANDアレイ140
1への各入力はNOT回路1404でNOTがとられる
。PLA内部の状態はフィードバックメモリ1405−
1〜1405−3に記憶される。PLi内の論理式の積
・和を形成するクロスポイントは1406で示しである
動作 次に第9図〜第14図の動作例を説明する。動作例の説
明上パターンメモリ901は第1図に示した2値パター
ンが記憶され、水平画素数メモリ905には248が、
垂直画素数メモリ907には204がそれぞれ記憶され
ていると仮定し、第8図に示したフローに従って、第7
図に示した符号を符号メモリ912に出力するものとす
る。まず2値パターンの符号化を開始するため外部から
の信号によシ起動フラグレジスタ929に1をセットし
、また白ライン連続フラグレジスタ928をあらかじめ
Oにセットする。起動フラグレジスタ929が1になる
ことにより、レジスタ915〜926をOにセットし2
値パターンの1ライン分の符号化処理の初期設定を行う
起動フラグレジスタ929の内容が1となるから第14
図の順序制御回路914により転送回路起動フラグレジ
スタ916が1になシ転送回路903が動作する。転送
回路903によシバターンメモリ901内の第1ライン
が読み込まれ、ラインバッファ902にその第1ライン
が記憶される。転送回路903の動作終了によシ転送回
路状態レジスタ915が1になる。このとき起動フラグ
レジスタ929、フィードバックメモリ1405−1〜
1405−3、レジスタ917.920.922゜92
5がOのだめ順序制御回路914は、次のタイムステー
ジでフィードバックメモリ1405−3と白ライン検出
回路起動フラグレジスタ918に1を出力する。
このレジスタ918の1により白ライン検出回路904
が動作し、ラインバッファ902内のラインパターンが
白ラインか否かを検出する。第1ラインは白ラインでな
いため白ライン検出結果レジスタ919をOにして順序
制御回路914は動作終了のフラグである1を白ライン
検出回路状態レジスタ917にセットする。白ライン検
出結果レジスタ919が0、白ライン検出回路状態レジ
スタが1、フィードバックメモリ14.05− i〜1
405−3がそれぞれ0.0.1であるため、順序制御
回路914は次タイムステージでフィードバックメモリ
1405−1と1405−3及びレジスタ(HGR)9
21.(VGR)923 。
(WCI)927−2を1とし、残りの出力を0とする
。水平回路起動フラグレジスタ921の1により水平符
号生成回路906が垂直回路起動レジスタ923の1に
よシ垂直符号生成回路908がそれぞれ動作を開始する
水平回路起動フラグレジスタ921の1によシ、第10
図のHCG順序制御回路1010はラン位置検出回路1
001を起動し、ラインバッファ902を読み出す。第
1ラインの最初のランが白ランであるため、HCG順序
制御回路1010が割算回路1003を起動してラン正
規位置バッファP1004にO=P:を出力するように
し、これと同時にラン位置検出回路1001はラインバ
ッファ902から次のラン位置35 (=n?、 )を
検出してラン位置バッファ1002に白ドツト数35を
出力する。次に割算回路1003は水平画素数メモリ9
05の内容である248(=N)と、ラン位置バッファ
1002の内容である35(=n:)の割算35/24
8を実行して、その結果である0、001001000
.0(=P:)をラン正規位置バッファC1005に出
力する。次に引算回路1006はラン正規位置バッファ
C1005とラン正規位置バッファP1004の差0.
0010010000(=Bo=p:  P: )を相
対ラン正規位置バッファ1007に出力する。次に符号
化回路1008は相対ラン正規位置バッファ1007の
内容である0、0010010000を符号テーブルメ
モリ1009により符号化し111111100010
000(二Bi)を水平符号メモリ909に出力する。
次に割算回路1003はラン正規位置バッファP100
4にP?を出力し、ラン位置検出回路1001はライン
バッファ902内の次のラン位置の検出ン位置145’
 (=n: )をラン位置バッファ1002に出力する
。次に割算回路1003は145/248を演算し、そ
の結果である0、1001010110(=P2)をラ
ン正規位置バッファC1005に出力する。次に引算回
路1006はラン正規位置バッファC1005とラン正
規位置バッファP1004の差0.011100011
0(=用=P:  PO)を相対ラン正規位置バッファ
1007に出力する。次に符号化回路1008は相対ラ
ン正規位置バッファ1007の内容を符号テーブルメモ
リ1oo9によシ符号化し、111111110110
00110(=B2)を水平符号メモリ9o9のBOの
次に出力する。
次に割算回路1003はラン正規位置バッファP100
4にP菰を出力し、ラン位置検出回路1001はライン
バッファ902内の次のラン位置の検出を開始し、上記
動作を繰シ返して111111011110.0(=B
: )を水平符号メモリ909の百2の次に出力する。
次に割算回路1003はラン正規位置バッファP100
4にP:を出力し、ラン位置検出口路1001はライン
バッファ902内の次のラン位置の検出を開始する。し
かし第1ラインのラン位置が水平画素数メモリ905内
の248以内にないため、ラン位置検出回路1001は
HCG順序制御回路1010に動作終了の信号を出力し
、HC’G順序制御回路1010は水平符号生成回路9
06の動作終了のフラグである水平回路状態レジスタ9
20を1にして、水平符号生成回路906の動作を終了
する。
一方垂直回路起動フラグレジスタ923の1により第1
1図の■CG順序制御回路1110は垂直符号生成回路
908の動作を開始する。ライン状態レジスタ924が
Oのため(ライン状態レジスタ924が1のときは、垂
直符号生成回路908では白ラインが2ライン以上連続
し、ラインバッファ902内には2ライン目以降の白ラ
インが記憶されておシ、ライン位置のみインクリメント
す条。詳しくは後述する)、まず■CG順序制御回路1
110は割算回路1102を起動する。割算回路110
2はライン位置バッファ1101内の0(=moであシ
、2値パターンの符号化動作開始前はあらかじめ0が入
っている)と垂直画素数メモリ907内の204の割算
0/204を行い、ライン正規位置バッファC1104
にその結果であるU。=o、ooooooooooを出
力する。次に’VCG順序制御回路1110は引算回路
1105を起動し、引算回路1105はライン正規位置
バッファP1103内の0(一般にu、テあシ、2値パ
タ一ン符号化開始前はあらかじめ0が入っている)とラ
イン正規位置バッファC1104内のU。の引算Do”
”o−o=o、ooooooooooを行い、その結果
を相対ライン正規位置バッファ1106に入れる。
次に符号化回路1107は相対ライン正規位置バッファ
1106の内容であるり。から符号テーブルメモリ11
08によシD。=OOを垂直符号メモリ910に出力す
る。次にVCG順序制御回路1110はライン位置イン
クリメント回路1109を起動し、ライン位置バッファ
1101の内容を1インクリメントして1(=m1)と
し、割算回路1102を起動してライン正規位置バッフ
ァP1103にuoを出力し、垂直符号生成回路908
の動作終了フラグである垂直回路状態レジスタ922を
1にして垂直符号生成回路908の動作を終了する。
水平回路状態レジスタ920及び垂直回路状態レジスタ
922が1になり、フィードバックメモリ1405−1
〜14.05−3がそれぞれ1.o。
1であるため、順序制御回路914は次のタイムステー
ジで、フィードバックメモリ1405−1〜1405−
3を全て1とし、合成回路起動フラグレジスタ926を
1とする。一方白ライン連続状態レジスタ927−1及
び927−2がそれぞれO及び1のため、白ライン連続
状態レジスタ913のフィードバックメモリ1305及
び白ライン連続フラグレジスタ928の内容は0のまま
である。
さて合成回路起動フラグレジスタ926の1によシ、第
12図のSC順序制御回路1208は合成回路911の
動作を開始する。ライン状態レジスタ924がOのため
ライン状態レジスタ924が1のときは合成回路911
では、白ラインのヘッダを付加する白ラインヘッダ付加
回路1206を起動する)、まずSC順序制御回路12
o8は転送回路1201を起動し、水平符号メモリ90
9内のBO、B: 、 BOと垂直符号メモ!J910
内のり。
を<Do><百!〉〈百:〉〈百:〉の形式で符号メモ
!7.120’2に転送する。次に符号長算出回路12
03は符号メモ91202内の符号長(バイト長)を算
出し、6(バイト)を符号長メモリ1204に出力する
。次にヘッダ付加回路12o5はヘッダ0000011
0を付加し、最後に1を1個パディングして符号メモリ
912に第7図の第1ラインの符号列を出力すると同時
にSC順序制御回路1’20’8は順序制御回路911
の動作終了フラグである合成回路状態レジスタ925を
1にする。
合成回路状態レジスタ925の1とフィードバックメモ
リ1405−1〜1405−3のオール1によシ、順序
制御回路914は第14図において、次のタイムステー
ジで起動フラグレジスタ929を1として2値パターン
の第2ラインの符号化を開始する。このとき起動フラグ
レジスタ929の1により、レジスタ915〜926が
Oにセットされる。次に第1図中の第2ラインロの符号
化動作を述べる。
まず起動フラグレジスタ929の1により順序制御回路
914はフィードバックメモリ1405−1〜1405
−3をすべて0とし、転送回路起動フラグレジスタ91
6を1とし、その他のORアレイ1402の出力をOと
する。転送回路起動フラグレジスタ916の1により転
送回路903はパターンメモリ901から第2ライン目
のパターンをラインバッファ902に転送し、転送終了
と同時に転送回路状態レジスタ915を1とする。
転送回路状態レジスタ915の1によシ順序制御卸回路
914は次のタイムステージでフィードバックメモリ1
’405−3と白ライン検出回路起動フラグレジスタ9
18を1とする。このフラグレジスタ918の1によシ
白ライン検出回路904が動作を開始する。第2ライン
目のパターンは白ラインであるため、白ライン検出回路
904は白ライン検出結果レジスタ919を1とし、白
ライン検出回路904の動作終了フラグである白ライン
検出回路レジスタ917を1とする。フィードバックメ
モリ1405−1〜1405−3がそれぞれ0,0.1
であり、かつ白ライン検出結果レジスタ919及び白ラ
イン検出回路レジスタ917が1で白ライン連続フラグ
レジスタ928がOであるため、順序制御回路914は
次のタイムステージでフィードバックメモリ1405−
1〜1405−3をそれぞれ1 、 ]、 、 Oとし
、垂直回路起動フラグレジスタ923を1とし、白ライ
ン連続状態レジスタ927−1〜2をそれぞれ1.1と
する。
垂直回路起動フラグレジスタ923の1によシ垂直符号
生成回路908が動作開始する。ライン状態レジスタ9
24がOのためVCG順序制御回路1110はまず割算
回路1102が起動して、垂直画素数メモリ907内の
204とライン位置バッファ1101内の1 (=m1
)から1/204なる演算を行い、0.0000000
101(=LL、)をライン正規位置バッファC110
4に出力する。次にVCG順序制御回路1110は引算
回路1105を起動し、ライン正規位置バッファP11
03内のU。とライン正規位置バッファC1104内の
U。
の引算D□=u、−uoを行い、その結果である0、0
000000101(=D1)を相対ライン正規位置バ
ッファ1106に出力する。次に符号化回路1107は
相対ライン正規位置バッファ1106内のDoから符号
テーブルメモリ1108によシ符号11001(=DI
 )を求め、垂直符号メモリ910に出力する。次にV
CG順序制御回路1110はライン位置インクリメント
回路1109を起動し、ライン位置バッファ1101内
を1インクリメントして2(二m2)とし、割算回路1
102を起動してライン正規位置バッファP1103に
、ライン正規位置バッファ1104の内容であるulを
出力し、垂直符号生成回路908の動作終了フラグであ
る垂直回路状態レジスタ922を1にして垂直符号生成
回路908の動作を終了する。
一方白ライン連続状態レジスタ927−1〜2がそれぞ
れ1.1であることによシ、白ライン連続状態回路91
3はフィードバックメモリ1305を1とし、かつ白ラ
イン連続フラグレジスタ928を1とする。垂直回路状
態レジスタ922の1、フィードバックメモリ1405
−1〜1405−3がそれぞれ1,1.0となることに
よシ、順序制御回路914は次のタイムステージでフィ
ードバックメモリ1405−1〜1405−3及び合成
回路起動フラグレジスタ926、ライン状′態レジスタ
924を1とする。
そのレジスタ926の1により合成回路911 1が動
作開始する。ライン状態レジスタ924が1であるため
SC順序制御回路1208は白ラインヘッダ付加回路1
206を起動し、垂直符号メモリ910内のDlと白ラ
インヘッダメモリ1207内の白ラインヘッダoooo
ooooとを合成し、符号列の最後にバイ゛ト境界とす
るために1を3個ノくディングし、符号メモリ912に
第7図の第2ラインの符号列を出力する。これと同時に
SC順序制御回路1208は合成回路911の動作終了
のフラグである合成回路状態レジスタ925を1として
合成回路911の動作を終了する。
合成回路状態レジスタ925の1とフィートノくツクメ
モリ1405−1〜1405−3のすべての1によシ、
順序制御回路914は次のタイムステージで起動フラグ
レジスタ929を1とし、2値パターンの第3ラインの
符号化を開始する。このとき起動フラグレジスタ929
の1によシレジスタ915〜926が0にセットされる
。次に第1図中の第3ライン目の符号化動作を述べる。
まず起動フラグレジスタ929の1によシ、転送回路起
動フラグレジスタ916が1になシ転送回路903を起
動してパターンメモリ901内の第3ラインがラインバ
ッファ902に転送される。次に白ライン検出回路90
4を白ライン検出回路起動フラグレジスタ918を1に
することにより起動し、ラインバッファ902内のライ
ンノ代ターンが白ラインでないことを検出し、白ライン
検出結果レジスタ919をOとする。このレジスタ91
9の0と白ライン検出回路状態レジスタ917の0及び
フィードバックメモリ140’5−1〜1405−3の
それぞれが0.0.1とによシ、次のタイムステージで
水平回路起動フラグレジスタ921及び垂直回路起動フ
ラグレジスタ923を1とし、白ライン連続状態レジス
タ927−1〜2をそれぞれ0,1とする。水平回路起
動フラグレジスタ921の1により水平符号生成回路9
06を起動し、第1ラインに対する水平符号生成回路9
06の動作と同様の動作を繰り返し、水平符号メモリ9
09にBT=1111110111011及びB:=1
111’l 111001001011を出力して、水
平回路状態レジスタ920を1として水平符号生成回路
906の動作を終了する。一方垂直回路起動フラグレジ
スタ923の1により垂直符号生成回路908を起動し
、第1ライン及び第2ラインに対する垂直符号生成回路
908の動作と同様の動作を繰り返し、ライン正規位置
バッファP’ 1103にu2を出し、ライン位置バッ
ファ1101をインクリメントして3とし、垂直符号メ
モリ910にD2=11001を出力して垂直符号生成
回路908の動作を終了する。
また白ライン連続状態レジスタ927−1〜2がそれぞ
れ0.1のため、白ライン連続状態回路913のフィー
ドバックメモリ1305が0になシ、白ライン連続フラ
グレジスタ928も0になる。水平符号生成回路906
及び垂直符号生成回路908の動作が終了すると、合成
回路起動フラグレジスタ926を1として合成回路91
1を起動し、第fラインに対する合成回路911の動作
と同様の動作を繰シ返して符号メモリ912に第7図中
の第3ラインの符号列を出力する。次に合成回路911
の動作が終了すると起動フラグレジスタ929を1とし
て、第4ライン以降の符号化を上記動作と同様に繰シ返
し、最終的に第7図の符号列を符号メモリ912内に得
る。
さてここで第1図の第3ラインが第2ラインにひき続き
白ラインであった場合を説明する。第2ラインの符号化
が終了した時点で白ライン連続フラグレジスタ928及
びフィードバックメモリ1305は1である。まず起動
フラグレジスタ929の1から転送回路903を起動し
、パターンメモリ901がら白ラインの第3ラインをラ
インバッファ902に転送する。次に白ライン検出回路
904を起動して白ラインであることを検出し、白ライ
ン検出結果レジスタ919を1として白ライン検出回路
904の動作を終了する。次に順序制御回路914は白
ライン連続フラグレジスタ928及び白ライン検出結果
レジスタ919が1であシ、白ライン検出回路状態レジ
スタ917が1であ乞がっフィードバックメモ9140
5−1〜1405−3がそれぞれ0,0.1であるため
、次のタイムス、テーツでフィードバックメモリ140
5−1〜1405−3をそれぞれ1.o。
0とし、垂直回路起動フラグレジスタ923を1とし、
白ライン連続状態レジスタ927−1〜2をそれぞれ1
.1とし、ライン状態レジスタ924を1とする。
白ライン連続状態レジスタ927−1〜2がそれぞれ1
のため、白ライン連続状態回路913のフィードバック
メモリ13o5及び白ライン連続フラグレジスタ928
は1のままである。一方垂直回路起動フラグレジスタ9
23の1により垂直符号生成回路908を起動する。こ
のときライン状態レジスタ924が1であるため、VC
G順序制御回路1110はライン位置インクリメント回
路1109を起動してライン位置バッファ1101内の
ライン位置を1インクリメントとし垂直回路状態レジス
タ922を1にして垂直符号生成回路908の動作を終
了する。垂直回路状態レジスタ922の1から順序制御
回路914は次のタイムステージで起動フラグレジスタ
929を1として、次の第4ライン目の符号化動作を開
始することになる。従って白ラインが連続し、2ライン
目以降の白ラインは符号化の対象としない。
さらにあるラインの先頭のランが黒画素のランである場
合の水平符号生成回路906の動作を説明する。ライン
バッファ902内の先頭のランが黒画素から始まると、
ラン位置検出回路1001がラン位置を検出するとHC
G順序制御回路1010は符号化回路1008を起動し
、符号OOを水平符号メモリ909に出力する。次に割
算回路1003を起動してラン正規位置バッファ100
4に0を出力し、ラン位置検出回路1001を起動して
ラインバッファ902内の次のラン位置の検出を開始し
、水平符号メモリ909に00の次から符号百)を出力
する。例えばあるラインが黒画素のみのラインのときは
、00を水平符号メモリ909に出力するのみで水平符
号生成回路906の動作を終了する。
〈変形例〉 以上が動作の説明である。説明上パターンメモリ901
に第1図に示した2値パターン(縦204、横248画
素)を記憶し、水平画素数メモリ905、垂直画素数メ
モリ907にそれぞれ248,204を記憶し、水平符
号生成回路906は第5図に示した符号、垂直符号生成
回路908は第4図に示した符号をそれぞれ生成し、有
効桁数f°及びfを第4図、第5図においてともに10
としたが、2値パターン及び2値パターンの大きさN、
Mは任意であシ、第4図及び第5図における有効桁数f
′及びfもそれぞれ任意である。またBJ及びDのJ 符号化法はB)及びDの2進数の情報源に対してJ ハフマン符号化等の任意の符号化法を用いてもよい。符
号構成を第6図に示しだように説明したが、ヘッダは1
バイト固定で、なくてもよく、ヘッダの与え方は任意で
ある。また1ラインの符号をバイト境界として1をパデ
ィングしたが、バイト境界でなくてもよく、ヘッダのか
わシに1ラインのターミネイト符号(1ラインが終了す
ることを識別する符号)を1ラインの最後に付加しても
よい。
さらに順序制御回路914はタイムステージを設けて同
期的に動作するとしたが、非同期順序回路で構成しても
よく、転送回路903、白ライン検出回路904、水平
符号生成回路906、垂直符号生成回路908、合成回
路911は非同期に動作するようにしてもよい。
復号 この発明による符号化手法を用いて符号化した符号列を
、縦M′(画素)×横N’ (画素)の2値パターンと
して復号するには、まずs」、’5.からBJ。
! Dを求め、次にPj、u  を求め、0≦Pj<1゜3
               t     1   
         、、、t0≦u、〈1をそれぞれN
’ 、 M’倍して、M’XN’(lD2値パターン上
でのラン位置を求めることにより可能であシ、出力に際
してはライン間の補間合成を行ってもよい。従って必ず
しもM’=MあるいはN1=Nである必要はない。また
縦、横あるいは垂直、水平という意味、は互に直交して
いるという意味であシ、例えば水平方向(あるいは横方
向)を入出力装置の水平方向(あるいは横方向)と必ず
しも一致させる必要はない。
〈効 果〉 以上説明したように2値パターンの横方向のラインパタ
ーンの縦方向のライン位置を0≦U、≦U。
〈1なる2進数でライン正規位置として規格化し、その
ライン正規位置の差である相対ライン正規位置I)=u
・−Uoを符号化するとともに、2値パタ33 一ンの横方向のラインパターン内のラン位置を、0≦P
j〈1なる2進数でラン正規位置として規格化し、その
ラン正規位置の差である相対ラン正規位置Bj : p
J  pj  を符号化するだめ、入出力装置1   
   1−1 置の入出力精度(例えばファクシミリの走査線方向、副
走査線方向の線密度、走査形表示器の水平、垂直方向の
解像度等)に依存しない形で2値パターンを記憶するこ
とができ、かつ規格化した2進数を符号化するため情報
圧縮が可能であシ、復号化時のラン位置やライン位置の
累積誤差がないという利点がある。
【図面の簡単な説明】
第1図は2次元の2値パターンの例を示す図、第2図は
第1図に示しだ2値パターンのフィル符号化列を示す図
、第3図(1)は第1図に示した2値パターンのラン位
置及びライン位置の例を示す図、第3図(2)は第3図
(1)に示したラン位置及びライン位置を規格化した例
を示す図、第4図はライン正規位置の符号化テーブル例
を示す図、第5図はラン正規位置の符号化テーブル例を
示す図、第6図は符号列構成例を示す図、第7図は第6
図に示した符号列構成によシ構成した第1図に示した2
値パターンの符号列を示す図、第8図は2値パターンの
符号化の動作例を示す流れ図、第9図はこの発明の一構
成例を示すブロック図、第10図は第9図中の水平符号
生成回路(HCG)906の一構成例を示すブロック図
、第11図は第9図中の垂直符号゛生成回路(VCG)
908の一構成例を示すブロック図、第12図は第9図
中の合成回路(SC)911の一構成例を示すブロック
図、第13図は第9図中の白ライン連続状態回路(WC
S)913の一構成例を示すブロック図、第14図は第
9図中の順序制御回路(,5CC)915の一構成例を
示すブロック図である。 111〜114:第1ラインのラン、121:第2ライ
ンのラン、133:第3ラインのラン、211〜214
:ラン111〜114のワイル符号、221:ラン12
1のワイル符号、231〜233:ラン131〜133
のワイル符号、710−1:第1ラインのヘッダ、7.
1O−2=符号り。、711〜713:符号B? 、B
: 、B:、714:パディングビット、720−1:
第2ラインのヘッダ、720−2:符号D0.721:
パディングピット、730−1:第3ラインのヘッダ、
730−2:符号D2.731〜732:符号町、可、
740:第204ラインのライン正規位置の符号、90
1:パターンメモリ(PM)、902ニラインバツフア
(L B )、。 903:転送回路(TC)、904:白ライン検出回路
(WDC)、905:水平画素数メモリ(HPM)、9
06:水平符号生成回路(HCG)、907:垂直画素
数メモリ(VFM)、908:垂直符号生成回路(VC
’G)、909:水平符号メモリ(HCM)、910:
垂直符号メモリ(VCM)、911:合成回路(SC)
、912:符号メモリ(CM)、913:白ライン連続
状態回路(WC8)、914:順序制御回路(SCC)
、915:転送回路状態レジスタ(TSR)、916:
転送回路起動フラグレジスタ(TGR)、917:白ラ
イン検出回路状態レジスタ(WSR)、918:白ライ
ン検出回路起動フラグレジスタ(WGR)、919:白
ライン検出結果レジスタ(WRR)、920:水平回路
状態レジスタ(HGR)、921:水平回路起動フラグ
レジスタ(HGR)、922二垂直回路状態レジスタ(
VSR)、923:垂直−回路起動フラグレジスタ(V
GR)、924ニライン状態レジスタ(LSR)、92
5 :合成回路状態レジスタ(SSR)、926:合成
回路起動フラグレジスタ(SGR)、927−1〜2:
白ライン連続状態レジスタ(’WCI)、928:白ラ
イン連続フラグレジスタ(WCR)、929:起動フラ
グレジスタ(G)、1001:ラン位置検出回路(HC
D)、1002:ラン位置バッファ(HCB)、100
3:割算回路(HDV)、1004:ラン正規位置バッ
ファP(HNBP)、1005 :’ラン正規位置バッ
ファC(HNBC)、1006 :引算回路(H8B)
、1007:相対ラン正規位置バッファ(HRNB)、
1008:符号化回路(HEC)、1009 :符号テ
ーブルメモリ(HTB)、1010:HCG順序制御回
路(H2CO)、1101ニライン位置バッファ(vL
B)、1102:割算回路(VDV)、1103ニライ
ン正規位置バッファP (VNBP)、1104ニライ
ン正規位置バッファC(VNBC)、1105:引算回
路(、VSB)、1106 :相対ライン正規位置バッ
ファ(V RN B )1.1107:符号化回路(V
EC)、1108:符号テーブルメモリ(VTB)、1
109ニライン位置インクリメント回路(VLI)、1
110:VCG順序制御回路(vscc)、1201:
転送回路(STC)、1202:符号メモリ(SCM)
、1203:符号長算出回路(SCL)、1204:符
号長メモリ(SCLM)、1205:ヘッダ付加回路(
SHA)、1206:白ラインヘッダ付加回路(8WH
A)、1207 :白ラインヘッダメモリ(SW、H)
、1208:SC順序制御回路(sscc)、1301
:ANDアレイ、1302:ORアレイ、1303:積
項線、1304:NOT回路、1305 :フィードバ
ックメモリ、1306:クロスポイント、1401:A
NDアレイ、1402:ORアレイ、1403:積項線
、1404:N。 ゛F回路、1405−1〜3:フィードバックメモリ、
1406:クロスポイント。 特許出願人  日本電信電話公社 代  理  人   草  野     卓第3図(1
) 第3図(2)

Claims (1)

    【特許請求の範囲】
  1. (1)縦、横それぞれM(画素)×N(画素)(M。 Nは1以上の整数)の2値パターンを符号化する方式に
    おいて、横方向のラインパターンの縦方向のライン位置
    m、(0≦mo< m、’ < −’< mb< M 
    。 b≧0)を検出する手段と、その検出した縦方向のライ
    ン位置m、とm;(0≦J1≦」≦b)から2進数の相
    対ライン正規位置D’> = ui  ”i (uj 
    =ffJ 7M、 u’ −m’ 7M、 0≦LIJ
     、 UJ < 1 )を求めるJ 手段と、その相対ライン正規位置り、を符号化して<N
    、aj≧0)を検出する手段と、その検出したラン位置
    n(及びn、!  ’(1≦1≦aJ)から、2進−1 を求める手段と、その相対ラン正規位置Biを符号化し
    て符号百)を得る手段を備えたことを特徴とする2値パ
    タ一ン処理方式。
JP7961983A 1983-05-07 1983-05-07 2値パタ−ン処理方式 Pending JPS59204383A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP7961983A JPS59204383A (ja) 1983-05-07 1983-05-07 2値パタ−ン処理方式
GB08411157A GB2139849B (en) 1983-05-07 1984-05-01 Image data compression system
US06/606,074 US4602383A (en) 1983-05-07 1984-05-01 Image data compression system
CA000453620A CA1219057A (en) 1983-05-07 1984-05-04 Image data compression system
FR8407032A FR2545671B1 (fr) 1983-05-07 1984-05-07 Systeme de compression de donnees d'images
DE3416795A DE3416795C2 (de) 1983-05-07 1984-05-07 Bilddaten-Kompressionssystem

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7961983A JPS59204383A (ja) 1983-05-07 1983-05-07 2値パタ−ン処理方式

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JP7961983A Pending JPS59204383A (ja) 1983-05-07 1983-05-07 2値パタ−ン処理方式

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