JPS59194467A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59194467A JPS59194467A JP6837083A JP6837083A JPS59194467A JP S59194467 A JPS59194467 A JP S59194467A JP 6837083 A JP6837083 A JP 6837083A JP 6837083 A JP6837083 A JP 6837083A JP S59194467 A JPS59194467 A JP S59194467A
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- JP
- Japan
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- alloy
- wiring
- semiconductor device
- phenomenon
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は新規な配線材料を使用した半導体装置に関し、
さらに詳しくは、配置１Ａ＋Ａ料がパッシベーション膜
との関係で生ずるストレスにより自己拡散現象およびク
リープ現象を呈することのないような配線材料を使用し
た半導体装置に関する。
さらに詳しくは、配置１Ａ＋Ａ料がパッシベーション膜
との関係で生ずるストレスにより自己拡散現象およびク
リープ現象を呈することのないような配線材料を使用し
た半導体装置に関する。
［発明の技術的背景］
半導体装置で一般的に用いられている配線材料はＡ１或
いはＡ１と３ｉとの合金である。 そしてＡ１合金（Ａ
Ｉを含む、以下同じ）で形成された配線上は、素子を保
護するだめのパッシベーション膜が被覆されている。
最近では、プラズマＣＶＤＩにより形成した窒化ケイ素
膜（３ｉ −Ｎ＞が、外部汚染阻止能があり低温形成が
できるため、膜信頼性、加工性、ステップカバレージ等
の良好なことに着目され、配線上のパシベーション躾と
して多用されている。
いはＡ１と３ｉとの合金である。 そしてＡ１合金（Ａ
Ｉを含む、以下同じ）で形成された配線上は、素子を保
護するだめのパッシベーション膜が被覆されている。
最近では、プラズマＣＶＤＩにより形成した窒化ケイ素
膜（３ｉ −Ｎ＞が、外部汚染阻止能があり低温形成が
できるため、膜信頼性、加工性、ステップカバレージ等
の良好なことに着目され、配線上のパシベーション躾と
して多用されている。
ところが、プラズマＣＶＤ法Ｃ形成された窒化ケイ素膜
を用いたときに顕著に現れる不都合な現象として、Ａ１
合金配線の消失現象と叶ばれているものが起こる。 こ
の消失現象とは、第１図の素子断面図にみるように、素
子を形成した基板１上の配線２に交差する上層配線３が
あり、−Ｆ層線線３がプラズマＣＶＤ法による窒化ケイ
素膜４で被覆されているような場合、第２図の素子配線
平面図にみるように、熱処理が行われたとき、特に上麟
配ｌｌ１３の配線２との交差部分に、あたかも配線材料
が消失したかのごとくに、くびれ５が生ずることである
。 このＡ１合金配線の消失力所はシンタ一工程のよう
な５００℃１０分間程度の熱処理で大幅に増加する。
そのため半導体装置の製造に熱処理工程を用いる場合、
熱処理条件に大きな制約が課せられている。
を用いたときに顕著に現れる不都合な現象として、Ａ１
合金配線の消失現象と叶ばれているものが起こる。 こ
の消失現象とは、第１図の素子断面図にみるように、素
子を形成した基板１上の配線２に交差する上層配線３が
あり、−Ｆ層線線３がプラズマＣＶＤ法による窒化ケイ
素膜４で被覆されているような場合、第２図の素子配線
平面図にみるように、熱処理が行われたとき、特に上麟
配ｌｌ１３の配線２との交差部分に、あたかも配線材料
が消失したかのごとくに、くびれ５が生ずることである
。 このＡ１合金配線の消失力所はシンタ一工程のよう
な５００℃１０分間程度の熱処理で大幅に増加する。
そのため半導体装置の製造に熱処理工程を用いる場合、
熱処理条件に大きな制約が課せられている。
［背景技術の問題点Ｉ
Ａ１合金配線の消失現象を抑制暖る方法とし゛Ｃ１Ａ１
合金配線の表面層（窒化ケイ素膜側の表面層）にシリコ
ン原子（Ｓｉ）をイオン注入りることが既に提案されて
いる。 この方法によると、普通の一層の配線に５００
℃、１時間程度の熱処理■稈を加えた場合でも、Ａ１合
金配線の消失現象を、８μｍのパターン幅でパターン長
１ｍｍ当り １ケ以下程亀の消失力所に抑制できる。
合金配線の表面層（窒化ケイ素膜側の表面層）にシリコ
ン原子（Ｓｉ）をイオン注入りることが既に提案されて
いる。 この方法によると、普通の一層の配線に５００
℃、１時間程度の熱処理■稈を加えた場合でも、Ａ１合
金配線の消失現象を、８μｍのパターン幅でパターン長
１ｍｍ当り １ケ以下程亀の消失力所に抑制できる。
しかしながら、この熱処理時間を４時間まで延長すると
消失力所はパターン長１ｍｍ当り４ヶ程度にまで増加し
′Ｃゆく傾向がみられる。 この消失力所の増加傾向は
、半導体装置の長時間の経時変化を考えるとき、素子特
性の信頼性のうえで無視することができないという問題
がある。
消失力所はパターン長１ｍｍ当り４ヶ程度にまで増加し
′Ｃゆく傾向がみられる。 この消失力所の増加傾向は
、半導体装置の長時間の経時変化を考えるとき、素子特
性の信頼性のうえで無視することができないという問題
がある。
また、３ｉのイオン注入にＪ、る方法が消失現象を抑制
できるといっても、８μｍの広幅のパターンでのことで
あって、２μｍ以下の微細パターンにおいては余り効果
が現れず、ぞの゛ため最近の超ＬＳＩ技術にあいＣは、
一層確実な情夫現象防止策が強く求められている。
できるといっても、８μｍの広幅のパターンでのことで
あって、２μｍ以下の微細パターンにおいては余り効果
が現れず、ぞの゛ため最近の超ＬＳＩ技術にあいＣは、
一層確実な情夫現象防止策が強く求められている。
従来とられている消失現象の抑制方法として、Ａ１合金
配線とプラズマＣＶＤ窒化ケイ素躾との間にプラズマＣ
ＶＤ窒化ケイ素よりも消失現象を起こさせることが少な
い酸化ケ°イ素膜を介在させる方法がある。 しかしな
がら、この方法は工程が繁雑になるとともに膜信頼性、
加工性、膜ステップカバレージ等の点でプラズマＣＶＤ
窒化膜単独膜に比して劣っているという問題がある。
配線とプラズマＣＶＤ窒化ケイ素躾との間にプラズマＣ
ＶＤ窒化ケイ素よりも消失現象を起こさせることが少な
い酸化ケ°イ素膜を介在させる方法がある。 しかしな
がら、この方法は工程が繁雑になるとともに膜信頼性、
加工性、膜ステップカバレージ等の点でプラズマＣＶＤ
窒化膜単独膜に比して劣っているという問題がある。
［発明の目的］
本発明の目的は、半導体素子のＡ１合金の配線が、製造
工程中のシンターなどの熱処理や製造後の熱履歴によっ
て消失現象とよばれる現象の起こるのを防止できる新規
な配線材料によって形成された半導体装置を提供するこ
とであり、特に消失現象が顕著に現れるプラズマＣＶＤ
法による窒化ケイ素膜を配線層上に被覆した場合でも、
消失現象を起こさない配線層を形成した半導体装置を提
供することである。
工程中のシンターなどの熱処理や製造後の熱履歴によっ
て消失現象とよばれる現象の起こるのを防止できる新規
な配線材料によって形成された半導体装置を提供するこ
とであり、特に消失現象が顕著に現れるプラズマＣＶＤ
法による窒化ケイ素膜を配線層上に被覆した場合でも、
消失現象を起こさない配線層を形成した半導体装置を提
供することである。
［発明の°概要］
本発明者らは、いわゆるＡ１合金配線の消失現象と呼ば
れていることが、プラズマＣＶＤ法による窒化ケイ素膜
によって生ずる特に大きなストレスに起因するという見
地から、配線材料の組成とス］−レスを受ける部位につ
いて検討を加えた結果、ＳｉとＢを含むＡ１合金が少な
くとも配線層の表面にあれば微細パターンでも消失現象
が起こらないという知見を得て本発明をなすに至った。
れていることが、プラズマＣＶＤ法による窒化ケイ素膜
によって生ずる特に大きなストレスに起因するという見
地から、配線材料の組成とス］−レスを受ける部位につ
いて検討を加えた結果、ＳｉとＢを含むＡ１合金が少な
くとも配線層の表面にあれば微細パターンでも消失現象
が起こらないという知見を得て本発明をなすに至った。
ずなわら、本発明の半導体装置は、半導体素子に設けた
配線層の少なくとも表面の材料が、ＣＩＪ。
配線層の少なくとも表面の材料が、ＣＩＪ。
ＳｉおよびＢを含むＡ１合金であることを特徴としてい
る。
る。
配線全体をＡＩ −Ｃｕ −８ｉ −８合金で形成する
には、例えばその四元合金をソースにしてスパッタする
ことによって得られ、また配線部表面層をＡｔ−Ｃｕ
−８ｉ−８合金に改質するには、例えばＡＩ −Ｑｕ−
３ｉ合金の表面層にＢもしくはＢとＳｉをイオン注入す
ることによって得られる。
には、例えばその四元合金をソースにしてスパッタする
ことによって得られ、また配線部表面層をＡｔ−Ｃｕ
−８ｉ−８合金に改質するには、例えばＡＩ −Ｑｕ−
３ｉ合金の表面層にＢもしくはＢとＳｉをイオン注入す
ることによって得られる。
本発明におけるＡＩ −ＣＬＩ −ｓｒ −８合金の各
組成含有量について・は、まず、３ｉ゛とＢとの合計量
が、配線材料の抵抗値の点から、１０％以下であること
が好ましい。 次にＢとＳｉとの含有比（Ｂ／Ｓｉ ）
が、消失現象防止の点がら１／１ｏ〜１／２の範囲、特
に２／９〜４／９ （っまり、１ｉ３前後）の範囲にあ
ることが好ましい。 Ｂ／Ｓ１が上記範囲にあると、主
としてＢはＡＩＢｚを生成し、また３ｉはＡ１とＳｉ
との共晶を生成し、それらが相乗することによって四元
合金の自己拡散及びクリ」プ現象がなくなり、その結果
半導体装置製造などの熱処理条件が加わっても微細パタ
ーンの消失現象が起こらなくなる。 また、ＣＬＩはエ
レクトロマイグレーションやコロ−ジョン防止に効果が
あり、その好ましい含有量は０．３％以−しである。
組成含有量について・は、まず、３ｉ゛とＢとの合計量
が、配線材料の抵抗値の点から、１０％以下であること
が好ましい。 次にＢとＳｉとの含有比（Ｂ／Ｓｉ ）
が、消失現象防止の点がら１／１ｏ〜１／２の範囲、特
に２／９〜４／９ （っまり、１ｉ３前後）の範囲にあ
ることが好ましい。 Ｂ／Ｓ１が上記範囲にあると、主
としてＢはＡＩＢｚを生成し、また３ｉはＡ１とＳｉ
との共晶を生成し、それらが相乗することによって四元
合金の自己拡散及びクリ」プ現象がなくなり、その結果
半導体装置製造などの熱処理条件が加わっても微細パタ
ーンの消失現象が起こらなくなる。 また、ＣＬＩはエ
レクトロマイグレーションやコロ−ジョン防止に効果が
あり、その好ましい含有量は０．３％以−しである。
［発明の実施例］
配線全体をＡｌ −Ｃｕ −８ｉ−Ｂ合金で形成するた
めの第一実施例を次に説明づる。
めの第一実施例を次に説明づる。
所定の素子および絶縁膜ならびに二］ンタク１−ボール
を形成した基板上に、Ｃｕ２，０％、 Ｓｉ １．５％
、 ３０．５％、ＡＩ残量の四元合金をソースとしてス
パッタ法により、１．０μｍ厚の四元合金層を形成した
後、５ｉ１ｍ幅の配線パターンを形成した。
を形成した基板上に、Ｃｕ２，０％、 Ｓｉ １．５％
、 ３０．５％、ＡＩ残量の四元合金をソースとしてス
パッタ法により、１．０μｍ厚の四元合金層を形成した
後、５ｉ１ｍ幅の配線パターンを形成した。
次いでこの配線パターン上に １．０μｍＷのプラズマ
ＣＶ Ｄ法による窒化ケイ素膜を積層した。 この四元
合金の配線を設けた基板（Ａ）を、窒素雰囲気中５００
℃でシンターを行い、パターン長６４０μｍ当りの消失
力所のシンタ一時間存在性を求めたところ、第３図の折
れ線Δを得た。
ＣＶ Ｄ法による窒化ケイ素膜を積層した。 この四元
合金の配線を設けた基板（Ａ）を、窒素雰囲気中５００
℃でシンターを行い、パターン長６４０μｍ当りの消失
力所のシンタ一時間存在性を求めたところ、第３図の折
れ線Δを得た。
比較例としで、ＡＩ −Ｃｕ （２，０％）−３ｉ（
２，０％）合金を用いて同じ配線パターンを形成し、同
じプラズマＣＶＤ窒化ケイ素膜を積層しＩζ場合（１３
）と、ＡＩ −Ｃｕ （２，０％）−３ｉ（２，０％
〉合金層に３ｉを加速電圧５０ｋＶ、注入量ｌｘ １０
１６／ａｍ’ の条件で表面から１０００〜２０（１
０Ｘ深さまでの範囲にイオン注入した後、同じ配線パタ
ーンを形成し、同じプラズマＣＶ Ｉ）窒４ヒクイ索躾
を積層した場合（Ｃ）の結果を求め、それぞれ第３図の
折れ線Ｂ及びＣを１１１こ。
２，０％）合金を用いて同じ配線パターンを形成し、同
じプラズマＣＶＤ窒化ケイ素膜を積層しＩζ場合（１３
）と、ＡＩ −Ｃｕ （２，０％）−３ｉ（２，０％
〉合金層に３ｉを加速電圧５０ｋＶ、注入量ｌｘ １０
１６／ａｍ’ の条件で表面から１０００〜２０（１
０Ｘ深さまでの範囲にイオン注入した後、同じ配線パタ
ーンを形成し、同じプラズマＣＶ Ｉ）窒４ヒクイ索躾
を積層した場合（Ｃ）の結果を求め、それぞれ第３図の
折れ線Ｂ及びＣを１１１こ。
第１図から明らかなように、配線部全イ本りく四元合金
からなる配線月利の実施例（１斤、れ線△）（こａ３い
ては、１時間以内の５００℃シンター１１＃ Ｉ！ｉで
Ｇ、ｔ ’ｄ’４失現象がなく、４旧間という長１１５
ｌ？ｌであっても）１４失カ所は１り程度しか発生し
な（１）０ こｆしに３４して比較例（Ｂ、Ｃ＞では１
０分と（ＡうＥ ｕ￥１■ぐ早くも消失力所が多数現れ
、４時間で（Ｊそれぞれ２８ケ。
からなる配線月利の実施例（１斤、れ線△）（こａ３い
ては、１時間以内の５００℃シンター１１＃ Ｉ！ｉで
Ｇ、ｔ ’ｄ’４失現象がなく、４旧間という長１１５
ｌ？ｌであっても）１４失カ所は１り程度しか発生し
な（１）０ こｆしに３４して比較例（Ｂ、Ｃ＞では１
０分と（ＡうＥ ｕ￥１■ぐ早くも消失力所が多数現れ
、４時間で（Ｊそれぞれ２８ケ。
８ケにまで達−りる。
以上の配線消失試験に４３いて、直線ｌ＼ターンのパタ
ーン長６′４０μｍ当りの消失Ｊｊ所ｈ＜ Ｑであるこ
とは、半導体装直に現れる消失現象の実用０′、Ｉ￥１
１定基準とみなＪことができる。 そし′で、窒素界１
■気中５００℃で１時間のシンタ一時間て試ｌｌ發をｔ
ｌえば、十分な加速試験であり、この試験条件て８４失
力所が０であれば半導体装置として良品であるというこ
とができる。
ーン長６′４０μｍ当りの消失Ｊｊ所ｈ＜ Ｑであるこ
とは、半導体装直に現れる消失現象の実用０′、Ｉ￥１
１定基準とみなＪことができる。 そし′で、窒素界１
■気中５００℃で１時間のシンタ一時間て試ｌｌ發をｔ
ｌえば、十分な加速試験であり、この試験条件て８４失
力所が０であれば半導体装置として良品であるというこ
とができる。
第３図の結果は、パターン幅５μｍにおＩする消失カ所
を調べたものであるが、そらにパターン幅を２〜１３７
７ｍに変１］させて−り記の良品判定基ｔ１ζにより半
導体装置の良品率を調べたところ、第４図の結果を得た
。
を調べたものであるが、そらにパターン幅を２〜１３７
７ｍに変１］させて−り記の良品判定基ｔ１ζにより半
導体装置の良品率を調べたところ、第４図の結果を得た
。
第４図から明らかなように、比較例の前記Ａ１−Ｃｕ−
３ｉ合金を用いたもの（Ｂ）の結果（折れ線Ｂ’ ）
は勿論、前記ＡＩ −Ｃ０−８ｉ含金にＳｉをイオン注
入したもの（Ｃ）の結果（折れ線Ｃ′）を見れば、２μ
ｍ幅の微細パターンでは良品率が激減するのに対して、
本実施例の△１−Ｃｕ −８ｉ−Ｂ含金を用いたもの（
Ａ＞の結果（折れ線Ａ’ ）では２μｍパターン幅でも
極めて高い良品率が保たれている。 このことから、本
発明が超ＬＳＩの配線技術として極めて有用であること
がわかる。
３ｉ合金を用いたもの（Ｂ）の結果（折れ線Ｂ’ ）
は勿論、前記ＡＩ −Ｃ０−８ｉ含金にＳｉをイオン注
入したもの（Ｃ）の結果（折れ線Ｃ′）を見れば、２μ
ｍ幅の微細パターンでは良品率が激減するのに対して、
本実施例の△１−Ｃｕ −８ｉ−Ｂ含金を用いたもの（
Ａ＞の結果（折れ線Ａ’ ）では２μｍパターン幅でも
極めて高い良品率が保たれている。 このことから、本
発明が超ＬＳＩの配線技術として極めて有用であること
がわかる。
次に配線の表面層にＡＩ −ＣＩ −８ｉ−Ｂ合金を形
成する別の実施例について説明する。
成する別の実施例について説明する。
まｆ、所定の素子および絶縁膜並びにコンタクトホール
を形成した基板上に、ＡＩ −Ｃｕ （２，０％）〜
Ｓｉ （１，５％）合金をスパッタ法により１．０μ
ｍ厚の合金層を形成する。 次に、この合金層の表面に
Ｂ＋を加速電圧４ｏ１＜ Ｖ 、 ｉｆ入Φ５×１０”
／Ｃｍ２の条件で、次いでＳｌ“を加速電圧５０ｋＶ、
注入ω５×１０′５／Ｃｌｌ１２の条件で表面から１０
００〜２０００久の深さの範囲にイオン注入し、しかる
後配線パターンを形成し、その上にプラズマＣＶＤ窒化
ケイ素膜を積層した。 この表面層だけにＡＩ −ｃｕ
−ｓｒ −８合金を形成したものについて先の実施例
の場合と同様の熱処理を行ったところ、全体をＡＩ −
Ｃｕ −８ｉ −Ｂ合金で形成したものと同様に消失現
象防止の効果のあることが確認できた。 イオン注入に
より配線表面層に四元合金を形成する方法に比べて、ス
パッタ法により配線全体を四元合金で形成づ゛る方法は
、イオン注入工程を必要とせずスパッタ工程だけですむ
から。、本発明半導体装置の製造工程が短かく恒産的で
あるという長所がある。
を形成した基板上に、ＡＩ −Ｃｕ （２，０％）〜
Ｓｉ （１，５％）合金をスパッタ法により１．０μ
ｍ厚の合金層を形成する。 次に、この合金層の表面に
Ｂ＋を加速電圧４ｏ１＜ Ｖ 、 ｉｆ入Φ５×１０”
／Ｃｍ２の条件で、次いでＳｌ“を加速電圧５０ｋＶ、
注入ω５×１０′５／Ｃｌｌ１２の条件で表面から１０
００〜２０００久の深さの範囲にイオン注入し、しかる
後配線パターンを形成し、その上にプラズマＣＶＤ窒化
ケイ素膜を積層した。 この表面層だけにＡＩ −ｃｕ
−ｓｒ −８合金を形成したものについて先の実施例
の場合と同様の熱処理を行ったところ、全体をＡＩ −
Ｃｕ −８ｉ −Ｂ合金で形成したものと同様に消失現
象防止の効果のあることが確認できた。 イオン注入に
より配線表面層に四元合金を形成する方法に比べて、ス
パッタ法により配線全体を四元合金で形成づ゛る方法は
、イオン注入工程を必要とせずスパッタ工程だけですむ
から。、本発明半導体装置の製造工程が短かく恒産的で
あるという長所がある。
［発明の効果１
本発明の半導体装置は、その配線部全体又は表面層が３
ｉとＢとを含有するＡｌ −Ｃｕ −３ｉ −８合金か
らなっているために、配線材料が熱処理を受けても自己
拡散やクリープ現象を起こしにくい。その結果、配線部
に大きなストレスを生じさせるプラズマＣＶＤ窒化シリ
コン膜などを被覆した２μ川幅程度の微細パターンにも
配線のいわゆる消失現象が起こらず、超ＬＳＩなどにお
いて工程の短縮、特性の向上、信頼性の向上など多くの
改善を図ることができる。
ｉとＢとを含有するＡｌ −Ｃｕ −３ｉ −８合金か
らなっているために、配線材料が熱処理を受けても自己
拡散やクリープ現象を起こしにくい。その結果、配線部
に大きなストレスを生じさせるプラズマＣＶＤ窒化シリ
コン膜などを被覆した２μ川幅程度の微細パターンにも
配線のいわゆる消失現象が起こらず、超ＬＳＩなどにお
いて工程の短縮、特性の向上、信頼性の向上など多くの
改善を図ることができる。
第１図及び第２図は本発明が問題点解決の対象とする消
失現象の説明図、第１図は素子断面図、第２図は素子平
面図、そして第３図及び第４図は実施例の効果を説明す
るグラフである。 １・・・基板、 ２，３・・・配線部、 ４・・・プラ
ズマＣＶＤ窒化ケイ素膜、 ５・・・配線の消失現象に
よるくびれ。 特許出願人 東京芝浦電気株式会社 第１図 第２図
失現象の説明図、第１図は素子断面図、第２図は素子平
面図、そして第３図及び第４図は実施例の効果を説明す
るグラフである。 １・・・基板、 ２，３・・・配線部、 ４・・・プラ
ズマＣＶＤ窒化ケイ素膜、 ５・・・配線の消失現象に
よるくびれ。 特許出願人 東京芝浦電気株式会社 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １ 半導体素子に設けた配線層の少なくとも表面の材料
が、Ｃｕ、３ｉおよびＢを含むＡ１合金であることを特
徴とする半導体装置。 ２ Ｃｕ、３ｉおよびＢを含むＡ１合金のＢと３ｉと
の含有比（Ｂ／Ｓｉ ）が１／１０〜１／２の範囲にあ
る、特許請求の範囲第１項記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6837083A JPS59194467A (ja) | 1983-04-20 | 1983-04-20 | 半導体装置 |
| US06/562,212 US4502207A (en) | 1982-12-21 | 1983-12-16 | Wiring material for semiconductor device and method for forming wiring pattern therewith |
| DE19833346239 DE3346239A1 (de) | 1982-12-21 | 1983-12-21 | Beschaltungsmaterial fuer eine halbleitervorrichtung und verfahren zur bildung eines beschaltungsmusters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6837083A JPS59194467A (ja) | 1983-04-20 | 1983-04-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59194467A true JPS59194467A (ja) | 1984-11-05 |
| JPH0216590B2 JPH0216590B2 (ja) | 1990-04-17 |
Family
ID=13371805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6837083A Granted JPS59194467A (ja) | 1982-12-21 | 1983-04-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59194467A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420681A (en) * | 1977-07-18 | 1979-02-16 | Toshiba Corp | Semiconductor device |
| JPS574155A (en) * | 1980-06-10 | 1982-01-09 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
-
1983
- 1983-04-20 JP JP6837083A patent/JPS59194467A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420681A (en) * | 1977-07-18 | 1979-02-16 | Toshiba Corp | Semiconductor device |
| JPS574155A (en) * | 1980-06-10 | 1982-01-09 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0216590B2 (ja) | 1990-04-17 |
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