JPH0216590B2 - - Google Patents
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- JPH0216590B2 JPH0216590B2 JP58068370A JP6837083A JPH0216590B2 JP H0216590 B2 JPH0216590 B2 JP H0216590B2 JP 58068370 A JP58068370 A JP 58068370A JP 6837083 A JP6837083 A JP 6837083A JP H0216590 B2 JPH0216590 B2 JP H0216590B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は新規な配線材料を使用した半導体装置
に関し、さらに詳しくは、配線材料がパツシベー
シヨン膜との関係で生ずるストレスにより自己拡
散現象およびクリープ現象を呈することのないよ
うな配線材料を使用した半導体装置に関する。
に関し、さらに詳しくは、配線材料がパツシベー
シヨン膜との関係で生ずるストレスにより自己拡
散現象およびクリープ現象を呈することのないよ
うな配線材料を使用した半導体装置に関する。
［発明の技術的背景］
半導体装置で一般的に用いられている配線材料
はAl或いはAlとSiとの合金である。そしてAl合
金（Alを含む、以下同じ）で形成された配線上
は、素子を保護するためのパツシベーシヨン膜が
被覆されている。最近では、プラズマCVD法に
より形成した窒化ケイ素膜（Si−Ｎ）が、外部汚
染阻止能があり低温形成ができるため、膜信頼
性、加工性、ステツプカバレージ等の良好なこと
に着目され、配線上のパシベーシヨン膜として多
用されている。
はAl或いはAlとSiとの合金である。そしてAl合
金（Alを含む、以下同じ）で形成された配線上
は、素子を保護するためのパツシベーシヨン膜が
被覆されている。最近では、プラズマCVD法に
より形成した窒化ケイ素膜（Si−Ｎ）が、外部汚
染阻止能があり低温形成ができるため、膜信頼
性、加工性、ステツプカバレージ等の良好なこと
に着目され、配線上のパシベーシヨン膜として多
用されている。
ところが、プラズマCVD法で形成された窒化
ケイ素膜を用いたときに顕著に現れる不都合な現
象として、Al合金配線の消失現象と呼ばれてい
るものが起こる。この消失現象とは、第１図の素
子断面図にみるように、素子を形成した基板１上
の配線２に交差する上層配線３があり、上層配線
３がプラズマCVD法による窒化ケイ素膜４で被
覆されているような場合、第２図の素子配線平面
図にみるように、熱処理が行われたとき、特に上
層配線３の配線２との交差部分に、あたかも配線
材料が消失したかのごとくに、くびれ５が生ずる
ことである。このAl合金配線の消失カ所はシン
ター工程のような500℃10分間程度の熱処理で大
幅に増加する。そのため半導体装置の製造に熱処
理工程を用いる場合、熱処理条件に大きな制約が
課せられている。
ケイ素膜を用いたときに顕著に現れる不都合な現
象として、Al合金配線の消失現象と呼ばれてい
るものが起こる。この消失現象とは、第１図の素
子断面図にみるように、素子を形成した基板１上
の配線２に交差する上層配線３があり、上層配線
３がプラズマCVD法による窒化ケイ素膜４で被
覆されているような場合、第２図の素子配線平面
図にみるように、熱処理が行われたとき、特に上
層配線３の配線２との交差部分に、あたかも配線
材料が消失したかのごとくに、くびれ５が生ずる
ことである。このAl合金配線の消失カ所はシン
ター工程のような500℃10分間程度の熱処理で大
幅に増加する。そのため半導体装置の製造に熱処
理工程を用いる場合、熱処理条件に大きな制約が
課せられている。
［背景技術の問題点］
Al合金配線の消失現象を抑制する方法として、
Al合金配線の表面層（窒化ケイ素膜側の表面層）
にシリコン原子（Si）をイオン注入することが既
に提案されている。この方法によると、普通の一
層の配線に500℃、１時間程度の熱処理工程を加
えた場合でも、Al合金配線の消失現象を、8μｍ
のパターン幅でパターン長１mm当り１ケ以下程度
の消失カ所に抑制できる。
Al合金配線の表面層（窒化ケイ素膜側の表面層）
にシリコン原子（Si）をイオン注入することが既
に提案されている。この方法によると、普通の一
層の配線に500℃、１時間程度の熱処理工程を加
えた場合でも、Al合金配線の消失現象を、8μｍ
のパターン幅でパターン長１mm当り１ケ以下程度
の消失カ所に抑制できる。
しかしながら、この熱処理時間を４時間まで延
長すると消失カ所はパターン長１mm当り４ケ程度
にまで増加してゆく傾向がみられる。この消失カ
所の増加傾向は、半導体装置の長時間の経時変化
を考えるとき、素子特性の信頼性のうえで無視す
ることができないという問題がある。
長すると消失カ所はパターン長１mm当り４ケ程度
にまで増加してゆく傾向がみられる。この消失カ
所の増加傾向は、半導体装置の長時間の経時変化
を考えるとき、素子特性の信頼性のうえで無視す
ることができないという問題がある。
また、Siのイオン注入による方法が消失現象を
抑制できるといつても、8μｍの広幅のパターン
でのことであつて、2μｍ以下の微細パターンに
おいては余り効果が現れず、そのため最近の超
LSI技術にあいては、一層確実な消失現象防止策
が強く求められている。
抑制できるといつても、8μｍの広幅のパターン
でのことであつて、2μｍ以下の微細パターンに
おいては余り効果が現れず、そのため最近の超
LSI技術にあいては、一層確実な消失現象防止策
が強く求められている。
従来とられている消失現象の抑制方法として、
Al合金配線とプラズマCVD窒化ケイ素膜との間
にプラズマCVD窒化ケイ素よりも消失現象を起
こさせることが少ない酸化ケイ素膜を介在させる
方法がある。しかしながら、この方法は工程が繁
雑になるとともに膜信頼性、加工性、膜ステツプ
カバレージ等の点でプラズマCVD窒化膜単独膜
に比して劣つているという問題がある。
Al合金配線とプラズマCVD窒化ケイ素膜との間
にプラズマCVD窒化ケイ素よりも消失現象を起
こさせることが少ない酸化ケイ素膜を介在させる
方法がある。しかしながら、この方法は工程が繁
雑になるとともに膜信頼性、加工性、膜ステツプ
カバレージ等の点でプラズマCVD窒化膜単独膜
に比して劣つているという問題がある。
［発明の目的］
本発明の目的は、半導体素子のAl合金の配線
が、製造工程中のシンターなどの熱処理や製造後
の熱履歴によつて消失現象とよばれる現象の起こ
るのを防止できる新規な配線材料によつて形成さ
れた半導体装置を提供することであり、特に消失
現象が顕著に現れるプラズマCVD法による窒化
ケイ素膜を配線上層に被覆した場合でも、消失現
象を起こさない配線層を形成した半導体装置を提
供することである。
が、製造工程中のシンターなどの熱処理や製造後
の熱履歴によつて消失現象とよばれる現象の起こ
るのを防止できる新規な配線材料によつて形成さ
れた半導体装置を提供することであり、特に消失
現象が顕著に現れるプラズマCVD法による窒化
ケイ素膜を配線上層に被覆した場合でも、消失現
象を起こさない配線層を形成した半導体装置を提
供することである。
［発明の概要］
本発明者らは、いわゆるAl合金配線の消失現
象と呼ばれていることが、プラズマCVD法によ
る窒化ケイ素膜によつて生ずる特に大きなストレ
スに起因するという見地から、配線材料の組成と
ストレスを受ける部位について検討を加えた結
果、SiとＢを含むAl合金が少なくとも配線層の
表面にあれば微細パターンでも消失現象が起こら
ないという知見を得て本発明をなすに至つた。
象と呼ばれていることが、プラズマCVD法によ
る窒化ケイ素膜によつて生ずる特に大きなストレ
スに起因するという見地から、配線材料の組成と
ストレスを受ける部位について検討を加えた結
果、SiとＢを含むAl合金が少なくとも配線層の
表面にあれば微細パターンでも消失現象が起こら
ないという知見を得て本発明をなすに至つた。
すなわち、本発明の半導体装置は、半導体素子
に設けた配線層の少なくとも表面の材料が、Cu、
SiおよびＢを含むAl合金であるとともに、Siの
含有量が0.4〜9.1重量％の範囲、かつＢとSiとの
重量含有比（Ｂ／Si）が１／10〜１／２の範囲に
あることを特徴としている。
に設けた配線層の少なくとも表面の材料が、Cu、
SiおよびＢを含むAl合金であるとともに、Siの
含有量が0.4〜9.1重量％の範囲、かつＢとSiとの
重量含有比（Ｂ／Si）が１／10〜１／２の範囲に
あることを特徴としている。
配線全体をAl−Cu−Si−Ｂ合金で形成するに
は、例えばその四元合金をソースにしてスパツタ
することによつて得られ、また配線部表面層を
Al−Cu−Si−Ｂ合金に改質するには、例えばAl
−Cu−Si合金の表面層にＢもしくはＢとSiをイ
オン注入することによつて得られる。
は、例えばその四元合金をソースにしてスパツタ
することによつて得られ、また配線部表面層を
Al−Cu−Si−Ｂ合金に改質するには、例えばAl
−Cu−Si合金の表面層にＢもしくはＢとSiをイ
オン注入することによつて得られる。
本発明におけるAl−Cu−Si−Ｂ合金の各組成
含有量については、まず、Si含有量を0.4〜9.1重
量％の範囲にする。その下限の0.4重量％は、Si
がAlに対する固溶限を超える必要があるからで
あり、一方その上限の9.1重量％は、SiとＢとの
合計量が配線材料の抵抗値の点から10重量％以下
であることが好ましいとともに、次に説明する
Ｂ／Si重量含有比範囲のうちSi含有量の高い範囲
上限値１／10という条件を満たすものである。次
にＢとSiとの含有比（Ｂ／Si）が、消失現象防止
の点から１／10〜１／２の範囲、特に２／９〜
４／９（つまり、１／３前後）の範囲にあること
が好ましい。Ｂ／Siが上記範囲にあると、主とし
てＢはAlB2を生成し、またSiはAlとSiとの共晶
を生成し、それらが相乗することによつて四元合
金の自己拡散及びクリープ現象がなくなり、その
結果半導体装置製造などの熱処理条件が加わつて
も微細パターンの消失現象が起こらなくなる。ま
た、Cuはエレクトロマイグレーシヨンやコロー
ジヨン防止に効果があり、その好ましい含有量は
0.3％以上である。
含有量については、まず、Si含有量を0.4〜9.1重
量％の範囲にする。その下限の0.4重量％は、Si
がAlに対する固溶限を超える必要があるからで
あり、一方その上限の9.1重量％は、SiとＢとの
合計量が配線材料の抵抗値の点から10重量％以下
であることが好ましいとともに、次に説明する
Ｂ／Si重量含有比範囲のうちSi含有量の高い範囲
上限値１／10という条件を満たすものである。次
にＢとSiとの含有比（Ｂ／Si）が、消失現象防止
の点から１／10〜１／２の範囲、特に２／９〜
４／９（つまり、１／３前後）の範囲にあること
が好ましい。Ｂ／Siが上記範囲にあると、主とし
てＢはAlB2を生成し、またSiはAlとSiとの共晶
を生成し、それらが相乗することによつて四元合
金の自己拡散及びクリープ現象がなくなり、その
結果半導体装置製造などの熱処理条件が加わつて
も微細パターンの消失現象が起こらなくなる。ま
た、Cuはエレクトロマイグレーシヨンやコロー
ジヨン防止に効果があり、その好ましい含有量は
0.3％以上である。
［発明の実施例］
配線全体をAl−Cu−Si−Ｂ合金で形成するた
めの第一実施例を次に説明する。
めの第一実施例を次に説明する。
所定の素子および絶縁膜ならびにコンタクトホ
ールを形成した基板上に、Cu2.0％、Si1.5％、
B0.5％、Al残量の四元合金をソースとしてスパ
ツタ法により、1.0μｍ厚の四元合金層を形成した
後、5μｍ幅の配線パターンを形成した。次いで
この配線パターン上に1.0μｍ厚のプラズマCVD
法による窒化ケイ素膜を積層した。この四元合金
の配線を設けた基板(A)を、窒化雰囲気中500℃で
シンターを行い、パターン長640μｍ当りの消失
カ所のシンター時間存在性を求めたところ、第３
図の折れ線Ａを得た。
ールを形成した基板上に、Cu2.0％、Si1.5％、
B0.5％、Al残量の四元合金をソースとしてスパ
ツタ法により、1.0μｍ厚の四元合金層を形成した
後、5μｍ幅の配線パターンを形成した。次いで
この配線パターン上に1.0μｍ厚のプラズマCVD
法による窒化ケイ素膜を積層した。この四元合金
の配線を設けた基板(A)を、窒化雰囲気中500℃で
シンターを行い、パターン長640μｍ当りの消失
カ所のシンター時間存在性を求めたところ、第３
図の折れ線Ａを得た。
比較例として、Al−Cu（2.0％）−Si（2.0％）合
金を用いて同じ配線パターンを形成し、同じプラ
ズマCVD窒化ケイ素膜を積層した場合(B)と、Al
−Cu（2.0％）−Si（2.0％）合金層にSiを加速電圧
50kV、注入量１×1016／cm2の条件で表面から
1000〜2000Å深さまでの範囲にイオン注入した
後、同じ配線パターンを形成し、同じプラズマ
CVD窒化ケイ素膜を積層した場合(C)の結果を求
め、それぞれ第３図の折れ線Ｂ及びＣを得た。
金を用いて同じ配線パターンを形成し、同じプラ
ズマCVD窒化ケイ素膜を積層した場合(B)と、Al
−Cu（2.0％）−Si（2.0％）合金層にSiを加速電圧
50kV、注入量１×1016／cm2の条件で表面から
1000〜2000Å深さまでの範囲にイオン注入した
後、同じ配線パターンを形成し、同じプラズマ
CVD窒化ケイ素膜を積層した場合(C)の結果を求
め、それぞれ第３図の折れ線Ｂ及びＣを得た。
第３図から明らかなように、配線部全体が四元
合金からなる配線材料の実施例（折れ線Ａ）にお
いては、１時間以内の500℃のシンター時間では
消失現象がなく、４時間という長時間であつても
消失カ所は１ケ程度しか発生しない。これに対し
て比較例（Ｂ、Ｃ）では10分という短時間で早く
も消失カ所が多数現れ、４時間ではそれぞれ28
ケ、８ケにまで達する。
合金からなる配線材料の実施例（折れ線Ａ）にお
いては、１時間以内の500℃のシンター時間では
消失現象がなく、４時間という長時間であつても
消失カ所は１ケ程度しか発生しない。これに対し
て比較例（Ｂ、Ｃ）では10分という短時間で早く
も消失カ所が多数現れ、４時間ではそれぞれ28
ケ、８ケにまで達する。
以上の配線消失試験において、直線パターンの
パターン長640μｍ当りの消失カ所が０であるこ
とは、半導体装置に現れる消失現象の実用的判定
基準とみなすことができる。そして、窒素雰囲気
中500℃で１時間のシンター時間で試験を行えば、
十分な加速試験であり、この試験条件で消失カ所
が０であれば半導体装置として良品であるという
ことができる。
パターン長640μｍ当りの消失カ所が０であるこ
とは、半導体装置に現れる消失現象の実用的判定
基準とみなすことができる。そして、窒素雰囲気
中500℃で１時間のシンター時間で試験を行えば、
十分な加速試験であり、この試験条件で消失カ所
が０であれば半導体装置として良品であるという
ことができる。
第３図の結果は、パターン幅5μｍにおける消
失カ所を調べたものであるが、さらにパターン幅
を２〜13μｍに変動させて上記の良品判定基準に
より半導体装置の良品率を調べたところ、第４図
の結果を得た。
失カ所を調べたものであるが、さらにパターン幅
を２〜13μｍに変動させて上記の良品判定基準に
より半導体装置の良品率を調べたところ、第４図
の結果を得た。
第４図から明らかなように、比較例の前記Al
−Cu−Si合金を用いたもの(B)の結果（折れ線B′）
は勿論、前記Al−Cu−Si合金にSiをイオン注入
したもの(C)の結果（折れ線C′）を見れば、2μｍ
幅の微細パターンでは良品率が激減するのに対し
て、本実施例のAl−Cu−Si−Ｂ合金を用いたも
の(A)の結果（折れ線A′）では2μｍのパターン幅
でも極めて高い良品率が保たれている。このこと
から、本発明が超LSIの配線技術として極めて有
用であることがわかる。
−Cu−Si合金を用いたもの(B)の結果（折れ線B′）
は勿論、前記Al−Cu−Si合金にSiをイオン注入
したもの(C)の結果（折れ線C′）を見れば、2μｍ
幅の微細パターンでは良品率が激減するのに対し
て、本実施例のAl−Cu−Si−Ｂ合金を用いたも
の(A)の結果（折れ線A′）では2μｍのパターン幅
でも極めて高い良品率が保たれている。このこと
から、本発明が超LSIの配線技術として極めて有
用であることがわかる。
次に配線の表面層にAl−Cu−Si−Ｂ合金を形
成する別の実施例について説明する。
成する別の実施例について説明する。
まず、所定の素子および絶縁膜並びにコンタク
トホールを形成した基板上に、Al−Cu（2.0％）−
Si（1.5％）合金をスパツタ法により1.0μｍ厚の合
金層を形成する。次に、この合金層の表面にB+
を加速電圧40kV、注入量５×1015／cm2の条件で、
次いでSi+を加速電圧50kV、注入量５×1015／cm2
の条件で表面から1000〜2000Åの深さの範囲にイ
オン注入し、しかる後配線パターンを形成し、そ
の上にプラズマCVD窒化ケイ素膜を積層した。
この表面層だけにAl−Cu−Si−Ｂ合金に形成し
たものについて先の実施例の場合と同様の熱処理
を行つたところ、全体をAl−Cu−Si−Ｂ合金で
形成したものと同様に消失現象防止の効果のある
ことが確認できた。イオン注入により配線表面層
に四元合金を形成する方法に比べて、スパツタ法
により配線全体を四元合金で形成する方法は、イ
オン注入工程を必要とせずスパツタ工程だけです
むから。、本発明半導体装置の製造工程が短かく
量産的であるという長所がある。
トホールを形成した基板上に、Al−Cu（2.0％）−
Si（1.5％）合金をスパツタ法により1.0μｍ厚の合
金層を形成する。次に、この合金層の表面にB+
を加速電圧40kV、注入量５×1015／cm2の条件で、
次いでSi+を加速電圧50kV、注入量５×1015／cm2
の条件で表面から1000〜2000Åの深さの範囲にイ
オン注入し、しかる後配線パターンを形成し、そ
の上にプラズマCVD窒化ケイ素膜を積層した。
この表面層だけにAl−Cu−Si−Ｂ合金に形成し
たものについて先の実施例の場合と同様の熱処理
を行つたところ、全体をAl−Cu−Si−Ｂ合金で
形成したものと同様に消失現象防止の効果のある
ことが確認できた。イオン注入により配線表面層
に四元合金を形成する方法に比べて、スパツタ法
により配線全体を四元合金で形成する方法は、イ
オン注入工程を必要とせずスパツタ工程だけです
むから。、本発明半導体装置の製造工程が短かく
量産的であるという長所がある。
［発明の効果］
本発明の半導体装置は、その配線部全体又は表
面層がSiとＢとを含有するAl−Cu−Si−Ｂ合金
からなつているために、配線材料が熱処理を受け
ても自己拡散やクリープ現象を起こしにくい。そ
の結果、配線部に大きなストレスを生じさせるプ
ラズマCVD窒化シリコン膜などを被覆した2μｍ
幅程度の微細パターンにも配線のいわゆる消失現
象が起こらず、超LSIなどにおいて工程の短縮、
特性の向上、信頼性の向上など多くの改善を図る
ことができる。
面層がSiとＢとを含有するAl−Cu−Si−Ｂ合金
からなつているために、配線材料が熱処理を受け
ても自己拡散やクリープ現象を起こしにくい。そ
の結果、配線部に大きなストレスを生じさせるプ
ラズマCVD窒化シリコン膜などを被覆した2μｍ
幅程度の微細パターンにも配線のいわゆる消失現
象が起こらず、超LSIなどにおいて工程の短縮、
特性の向上、信頼性の向上など多くの改善を図る
ことができる。
第１図及び第２図は本発明が問題点解決の対象
とする消失現象の説明図、第１図は素子断面図、
第２図は素子平面図、そして第３図及び第４図は
実施例の効果を説明するグラフである。 １……基板、２，３……配線部、４……プラズ
マCVD窒化ケイ素膜、５……配線の消失現象に
よるくびれ。
とする消失現象の説明図、第１図は素子断面図、
第２図は素子平面図、そして第３図及び第４図は
実施例の効果を説明するグラフである。 １……基板、２，３……配線部、４……プラズ
マCVD窒化ケイ素膜、５……配線の消失現象に
よるくびれ。
Claims (1)
- １ 半導体素子に設けた配線層の少なくとも表面
の材料が、Cu、SiおよびＢを含むAl合金である
とともに、Siの含有率が0.4〜9.1重量％の範囲、
かつＢとSiとの重量含有比（Ｂ／Si）が１／10〜
１／２の範囲にあることを特徴とする半導体装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6837083A JPS59194467A (ja) | 1983-04-20 | 1983-04-20 | 半導体装置 |
| US06/562,212 US4502207A (en) | 1982-12-21 | 1983-12-16 | Wiring material for semiconductor device and method for forming wiring pattern therewith |
| DE19833346239 DE3346239A1 (de) | 1982-12-21 | 1983-12-21 | Beschaltungsmaterial fuer eine halbleitervorrichtung und verfahren zur bildung eines beschaltungsmusters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6837083A JPS59194467A (ja) | 1983-04-20 | 1983-04-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59194467A JPS59194467A (ja) | 1984-11-05 |
| JPH0216590B2 true JPH0216590B2 (ja) | 1990-04-17 |
Family
ID=13371805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6837083A Granted JPS59194467A (ja) | 1982-12-21 | 1983-04-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59194467A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420681A (en) * | 1977-07-18 | 1979-02-16 | Toshiba Corp | Semiconductor device |
| JPS574155A (en) * | 1980-06-10 | 1982-01-09 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
-
1983
- 1983-04-20 JP JP6837083A patent/JPS59194467A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420681A (en) * | 1977-07-18 | 1979-02-16 | Toshiba Corp | Semiconductor device |
| JPS574155A (en) * | 1980-06-10 | 1982-01-09 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59194467A (ja) | 1984-11-05 |
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