JPS59186198A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は入力信号の変化を検出する回路を含むタイミン
グ信号によって動作する半導体記憶装置におけるメモリ
素子のデータを読み出す行線のプリチャージタイミング
に関する。

本発明の目的は半導体記憶装置の行線のプリチャージタ
イミングの改良によシデータ読み出し時間を大幅に短縮
し、さらには集積度の向上をはかシ、大容量、高速、低
価格な半導体記憶装置を得ることにある。

一般に半導体記憶装置は第１図に示すような回路構成で
あシ、１０〜１ｋ及び２０〜２ｍにメモリ素子のアドレ
スを指定する入力端子、３及び４は前記入力端子からの
アドレス信号を増幅又は波形整形スるアドレスバッファ
回路、５及び６けアドレス入力信号によってメモリ素子
アレイ内の１個又はデータ出力に対応する数のメモリ素
子を選択する列デコーダ及び行デコーダ、７はマトリク
ス状に配置されたメモリ素子アレイ、８Ｆｉメモリ素子
のデータを出力する出力回路、９０〜９ｎけ出力端２− 子である。このような半導体記憶装置でタイミング信号
によって動作する構成では、データの読み出しけメモリ
素子の出力線であり行デコーダによって選択される行線
をあらかじめプリチャージしておき、メモリ素子に書込
まれたデータによってメモリ素子を構成するＭＯＳ）ヲ
ンジスタがオフ状態の場合はプリチャージされた電位が
出力され、又ＭＯ８）ヲンジスメがオン状態の場合はＭ
ＯＳトヲンジスタが渉続される電源端子の電位が出力さ
れる。例えばメモリ素子がＮチャネルＭＯＳ）ヲンジス
タで構成される半導体記憶装置の読み出し回路は第２図
に示すような構成であり、１０は行線１７のプリチャー
ジ信号、ｌ：（けプリチャージ用ＰチオネルＭＯ８）ヲ
ンジスタ、１１け行デコーダの出力線であシ行線を選択
するＮチャネルＭＯＳ）ヲンジスタ１４のゲート信号、
１２は列デコーダの出力線である列線、１５はメモリ素
子を構成するＮチャネルＭＯＳ）ヲンジスタ、１６はメ
モリ素子に書込まれたデータの出力線、１８はメモリ素
子に書込まれたデータを検出するセンスアンプとしての
イ３− ンバータを構成するＰチャネルＭＯＳトランジスタ、］
９は同様ＫＮチャネルＭＯ３）ヲンジスタ、２０はセン
スアンプの出力端子、２１は電源端子である。第２図に
おいて通常行線のプリチャージ状態では、タイミング信
号１〔１ハ低レベルにあｐＰチャネルＭＯ８）ヲンジス
タＩ（はオン状態、行デコーダの出力１７　ｆｌ高レベ
ルにあシＮチャネルＭ　ＯＳ　）ヲンジスタ１４１ｄオ
ン状態、列線１２け低レベルにあυメモリ素子１５はオ
フ状態にある。ここで行デコーダの出力１１ハアドレス
信号によって行デコーダだけ動作させ選択状態にするか
又はプリチャージに強制的に高レベルに、又列線１２も
強制的に低レベルに設定される。この状態でＰチャネル
ＭＯＳトランジスタ１３によって行線の選択用Ｎチャネ
ルＭＯＳトランジスタ］４を介して行線１７を高レベル
に充電する。この時行線１７は電源端子２］の電圧レベ
ルまで上らず、Ｎチャネル１ｖｌＯ８）ヲンジスタのソ
ースである行線１７の電位の上昇と共に／（ツクゲート
効果によってオフ状態となる中間レベルで止ってしまう
。次にタイミング信号１０が高レベル４− になシデータ読み出し状態となシ、列線工２が選択され
高レベルになｐメモリ素子１５のＮチャネルＭＯＳトラ
ンジスタのシキイ値電圧がメモリ素子のデータとして電
源電圧よシ高＜を込１れている場合はメモリ素子はオフ
状態となる。又メモリ素子１５のシキイ値電圧が低く書
込まれている場合はオン状態となり出力線１６は低レベ
ルに移動する。この時ＮチャネルＭＯＳトランジスタ１
４はプリチャージが終った状態ではオフ状態にあるため
行線１７が下シ始めるのに対して出力線１Ｇが下シ始め
るのが遅くなる。これは行線１７の電位がある程度下ら
ないとＮチャネルＭＯＳ）ヲンジスタ１４が充分オン状
態とならず、しかも行＋Ｉｉ！１７の負荷容量が大きい
ため出力線１６の動作が遅くなってしまう。又第２図に
示すメモリ素子が接地端子と選択用ＮチャネルＭＯ８）
ヲンジスタ１４の間に並列に接続される構成の場合、第
３図に示すようなメモリ素子の構造となシ、２２はＭＯ
Ｓ）ヲンジスタ及び拡散層を形成するための酸化膜の段
差、田は列線であるポリシリコン、冴は行線であるＡ！
、５は行線と５− メモリ素子のドレインを接続するコンタクトホールであ
る。

第３図の構造では行線２４とメモリ素子のドレインヲ接
続するためのコンタクトホールｚ５及びＭＯＳトヲンジ
スメと前記コンタクトホールの位置の余裕が必要でなシ
メモリ素子面積が大きくなってしまう。

メモリ素子が２段以上直列に接続される場合、例えば第
４図に示すのはメモリ素子を４段直列に接続した場合の
読み出し回路であシ、２６は行線４３のプリチャージ信
号、３３ハブリチヤ一ジ用ＰチヤネルＭＯＳトヲンジス
タ、２７は行デコーダの出力線、３４は行線４３を選択
するＮチャネルＭＯＳ）ヲンジスタ、２８〜３１は列線
、３５〜３８はメモリ素子であるＮチャネルＭＯＳ）、
ヲンジスタ、３２はプリチャージ時にＮチャネルＭＯＳ
トランジスタ３９をオフするためのゲート信号、４２は
メモリ素子に書込まれたデータの出力線、４０はセンス
アンプとしてのインバータを構成するＰチャネルＭＯＳ
トランジスタ、４１は同様にＮチャネルＭＯＳ）ヲンジ
ス６− タ、４４けセンスアンプの出力端子、２］は電源端子で
ある。この場合ＰチャネルＭＯ８）ヲンジスタ３３がオ
ン状態、ＮチャネルＭＯ［３）ヲンジスタ３９がオフ状
態、行デコーダの出力線２７が高レベル、列線２８〜３
］が高レベルで行線４３をプリチャージし、データ読み
出し状態でけＰチャネルＭＯＩ３　トランジスタ３３は
オフ状態、ＮチャネルＭＯ８）ヲンジスタ３９はオン状
態、ＮチャネルＭＯＥｌトヲンジスタ３４は行線４：３
が選択されているとしてオン状態、メモリ素子３５〜３
８のうち３５が選択されている場合列線側は低レベル、
列線２９〜３］は高レベルとなりメモリ素子３５がデー
タとして低シキイ値電圧（ＯＶ以下）Ｋなっている場合
は行線４３は低レベルに移動し、センスアンプの出力は
高レベルとなる。

又メモリ素子３５がデータとして高シキイ値電圧（０７
以上）Ｋなっている場合はメモリ素子３５はオフ状態と
なシ行線４３はプリチャージした電位に保たれセンスア
ンプの出力４７１は低レベルとなる。メモリ素子３５が
低シキイ値電圧になっている場合、前記第２図で説明し
たようにＮチャネルＭ　ＯＳ　）７− ヲンジスタ３４　、３６〜３８けデータ読み出し状態に
なった時点ではオフ状態にあり、”チャネルＭＯＳトラ
ンジスタ３９が動作してそのドレイン端子電圧が下って
からメモリ素子３８がオンとなる。このように順次オン
状態となｆｉＮチャネルＭＯ８）ヲンジスタ３４がオン
になって初めて出力線４２の電位が下９始める。このよ
うにメモリ素子の直列段数が増加すると動作速度が非常
に遅く々ってしまう。

第４図では行線選択用ＮチャネルＭＯ８）ヲンジスタが
一段の場合であるが、直列にＮチャネルＭＯ８）ヲンジ
スタを配して選択する場合はさらに遅くなる。又第４図
における接地端子と出力端子４２０間のいずれかの負荷
容量が大きい場合、例えば第４図のメモリ素子が４段直
列に接続されたブロックが多数並列に行線４３に接続さ
れる場合であって、ＮチャネルＭＯ８）ヲンジスタ３９
が行線のプリチャージ時にオフ状態になり、読み出し時
にメモリ素子が４段直列に接続されたブロックの選択を
行い、選択時にオン状態になる構成では、メモリ素子の
ドレイン端子電圧が順次下ってオン状８− 態となっても行線４３の電、位が下がるのが非常に遅く
なってしまう。又ＮチャネルＭＯ３）ヲンジスタ３９が
行線４３とメモリ素子３５との間に接続され、メモリ素
子：３８のソース端子が接地端子に接続され、Ｎチャネ
ルＭＯ８）ヲンジスタ３９が同様の働きをする場合では
、メモリ素子がデータとしてオフ状態の場合Ｎチャネル
ＭＯ１３）ヲンジスタ３９がオン、すなわち選択時に行
線４３とメモリ素子のドレイン端子負荷容量間で電荷の
移動があるため行線４３の負荷容量がメモリ素子のドレ
イン端子負荷容量に比べ非常に大きくなければならず、
メモリ素子がオン状態の場合行線４３の電位が下がるの
に時間がかかっ、出力端子の電位が下がるのが非常に遅
くなってしまう。

さらに第２図においてプリチャージ時に列線１２は低レ
ベルとし、その後列デコーダが働き列線１２が高レベル
となってメモリ素子１５が選択状態となｐ１プリチャー
ジとメモリ素子の選択が時間的に直列となシ読み出し時
間を長くしてしまう。又第３図のような構造である場合
列線ｚ３はポリシリコ９− ンで作られ、その抵抗が高いことから選択時間が長くな
り、その結果読み出し時間が非常に長くなってしまう。

第４図においても同様である。

本発明はかかる欠点を除去したものであシ、プリチャー
ジ状態に読み出そうとするメモリ素子を選択状態にし、
メモリ素子であるＭＯＳ）ヲンジスタがデータとしてオ
ン状態にある場合はメモリ素子に電流を流し、メモリ素
子、行選択用ＭＯＳトヲンジスタをバックゲート効果に
よるオフ状態としないことによフデータ読み出し時間を
大＠に短縮するものである。この場合でも選択したメモ
リ素子がデータとしてオフ状態にある場合は従来のもの
と全く変シなく読み出すことができる。

本発明の効果を第４図の回路例、特に行線４３の負荷容
量が大きい場合であって前述のＮチャネルＭＯＥ３）ヲ
ンジスタ３９が行線４３とメモリ素子３５の間に接続さ
れ、メモリ素子３８のソース端子が接地端子に接続され
る構成、すなわち第５図の構成で、ＮチャネルＭＯ８）
ヲンジスタ３９は行線４３に並列に接続されるメモリ素
子が直列接続になったプロ１０− ツクを選択する働きをし、メモリ素子３８が選択される
場合について説明すると、本発明におけるそれぞれの信
号は第６図に示すタイミング図のようになシ、４５はＮ
チャネルＭＯＢ）ヲンジスタ３９のゲート信号、４６は
メモリ素子３５〜３７のゲート信号であり高レベル、４
９はメモリ素子；（８のゲート信号。

４８Ｆｉ行線４３選択用のＮチャネルＭＯ８）ヲンジス
タ３４のゲート信号、４９はプリチャージ信号であシ。

アドレス入力の変化に従ってメモリ素子：３８を選択す
るための信号４５〜４８が変化する。この時プリチャー
ジ信号４９Ｆｉメモリ素子が選択される前に低レベルと
な９ＰチャネルＭＯ日トヲンジスタ３３がオン状態とな
る。そしてこの状態ではデータ出方線４２が高レベルと
なシ、次にメモリ素子が選択された状態、すなわちＮチ
ャネルＭＯ８）ヲンジスタ３４　、３９がオン状態にな
ると行線４３及びメモリ素子がプリチャージされる。こ
の場合メモリ素子３８に書込まれているデータがオフ状
態の場合は従来と同様に行線４３及びメモリ素子３８の
ドレイン端子までが高レベルとなＪＮチャネルＭＯ８）
ヲンジスメのそれぞれがバックゲート効果にようオフ状
態になるまで充電される。次にメモリ素子がオン状態に
書込まれている場合、電源端子２Ｊと接地端子間に、プ
リチャージ用ＰチャネルＭＯ８）ヲンジスタを介して接
続される全てのＮチャネルＭＯＳトランジスタがオン状
態となシ、それぞれのＭ○Ｓトヲンジスタのインピーダ
ンスによって決まる電位まで充電され、この状態で決ま
る電流が電源端子間に流れる。ここでプリチャージ用Ｐ
チャネルＭＯ８）ラフ９２４３３．行選択用Ｎチャネル
Ｍ０８トヲンジスタ３４は行線のプリチャージ時間を短
くすることがら又集積回路の配置上からも可能でありト
ランジスタサイズが犬きく作られる。この時の出力端子
４２及び行線４３の電位を第７図に示す。横軸は時間で
縦軸は電圧であ）、横軸５１までがプリチャージ状態で
あシ、５１以後がデータ読み出し状態、５０け電源電圧
、５２は出力端子４２の電位、５３は行線４３の電位で
ある。プリチャージ状態では本発明による出力端子４２
の電位５２は電源電圧に近い電位となフ、行線４３の電
位５３は中間レベルとなる。この状態からプリチャージ
用ＰチャネルＭＯ８）ヲンジスタ３３がオフ状態に変る
と、行線４３の負荷容量が大きいためにその電位５３は
すぐには変化しないが、出力端子４２の電位５２け読み
出し状態となる直前にＮチャネルＭＯ８）ヲンジスタ３
４を流れていた電流とその能力及び出力端子４２の負荷
容量によって決まる速度で電位が下ってくる。ここで出
力端子４２の負荷容量はＰチャネルＭＯＥＩ）ヲンジス
タ３３、ＮチャネルＭＯ８トランジスタあのドレイン拡
散層の容量とセンスアンプのゲート容量が主であシ、メ
モリ素子を直列に接続したブロックをさらに並列に多数
接続する場合行線の負荷容量に比べて壱程度に小さくな
る。このように本発明によれば出力端子の電、位はその
負荷容量とデータ読み出し状態直前の電流及び行選択用
ＮチャネルＭＯＥ＋）ヲンジスタの能力タケによって決
まシ、行線の負荷容量に関係なく早くデータを読み出す
ことができる。第５図は行線の選択をＮチャネルＭＯ８
）ヲンジスタ３４だけで行つ場合であるが直列に多数配
置する場合でも同様に出１３− 刃端子の負荷容量とその電流だけで決シ読み出し時間を
早くすることができる。実際の値ではメモリ素子のチャ
ネル幅が４μｍ、メモリ素子の直列段数が８段の場合で
、並列のブロック接続数が６４の時、従来のものは読み
出し時間３００ｚ８に対して本発明では５０ｎ８と大幅
に短縮することができた。さらに本発明は直列段数が多
くなればなるほど効果は大きく、特に行線だけでなくメ
モリ素子部をもブ１１チャージする方法に比べると大幅
な短縮が可能である。又本発明ではプリチャージとメモ
リ素子の選択が並行して行え、タイミング信号によ多動
作する回路構成でありながらプリチャージ時間がないの
と同等な動作となり、シかも読み出し時間の短縮によシ
、メモリ素子の選択からデータを読み出すまでの時間を
大幅に短縮することができる。さらに本発明の効果は前
述のようにプリチャージ時間がないのと同等の動作とな
シ、入力端子の変化を検出してタイミング信号を発生し
て動作する半導体記憶装置に非常に有用であシ、タイミ
ング信号の不要な半導体記憶装置と１４− タイミング信号により動作する半導体記憶装置の両方の
利点を兼ね備えた、しかも高速度な動作を可能としたと
こにある。ここで入力端子の変化を検出する回路は例え
ば第８図に示すような回路構成であり、５５は入力端子
、５６は入力端子５５の変化に伴いその立上シ及び立下
シ時に微分信号を発生する回路であり、５７．５８は入
力信号を増幅又は波形整形するだめのインバータ、５９
〜６２け微分信号を発生するための遅延回路を構成する
インバータ、７０はインバータ５８の出力信号とインバ
ータ６２の出力信号によシ微分信号を発生する排他的論
理和、７１は排他的論理和７０の出力によ多出力端子７
５を低レベルにするＮチャネルＭＯ８１，ヲンジスタ、
７２は出力端子７５を高レベルにする抵抗、７４は他の
入力端子の変化を検出する微分信号発生回路の出力、７
３は前記７１と同様のＮチャネルＭＯ８）ヲンジスタで
ある。第８図では簡略化のため微分信号発生回路５６を
１回路だけ記載したが、各入力端子に設けることにより
入力端子の変化を微分信号として出力端子７５に得るこ
とができる。本発明では例えば第８図に示すような入力
端子の変化を検出する回路より得られた信号から第６図
に示す行線をプリチャージする信号４９及びメモリ素子
のデータを読み出すタイミング信号すなわちデータラッ
チ回路のクロック等を作ることにより容易に実現するこ
とができる。

以上のように本発明によればメモリ素子のデータ読み出
し時間の大幅な短縮により高速度な半導体記憶装置を又
、メモリ素子が直列接続であシ々から並列接続と同等も
しくはそれ以上の読み出し時間とすることによシ集積度
の向上を、さらにはメモリ素子のプリチャージをメモリ
素子の選択と同時に行うことによ多入力端子の変化を検
出する回路と相まってタイミング信号の不要な半導体記
憶装置とタイミング信号によシ動作する半導体記憶装置
の両方の利点を兼ね備えた高速度、低価格な半導体記憶
装置を得ることができる。

１６−

【図面の簡単な説明】

第２１図は半導体記憶装置の一例であり、１０〜１ｋ及
び２０〜２７１はアドレス入力、３及び４はアドレ、Ｘ
　バッファ回路、５は列デコーダ、６は行デコーダ、７
けメモリ素子アレイ、８は出力回路、９０〜９ｎは出力
端子である。 第２図はデータ読み出し回路図の一例であシ、ＩＱはプ
リチャージ信号、１１は行デコーダの出力線、１２は列
線、１３　、１８はＰチャネルＭ’　ＯＳ　）ヲンジス
タ、１４　、１９はＮチャネルＭＯ８）ヲンジスタ、１
５はメモリ素子であるＮチャネルＭＯＥ＋　トランジス
タである。 第３図はメモリ素子の一例を示す構造図であシ、ηは酸
化膜の段差、２３はポリシリコン、冴はＡＡ。 ２５ハコンタクトホールである。 第４図１Ｍ５図はメモリ素子を直列に接続した構成のデ
ータ読み出し回路の一例を示す図であシ、２６はプリチ
ャージ信号、２７は行デコーダの出力線、２８〜３１は
列線、３：３　、４０はＰチャネルＭＯ８）ヲンジスタ
、　３４　、３９　＋　４１はＮチャネ、ｎ、Ｍ　ＯＳ
　）　ｙ　７シスタ、３５〜３８ハメモリ素子であるＮ
チャネルＭＯＳトランジスタである。 第６図は本発明によるタイミング図であシ、４５〜４８
はメモリ素子の選択信号、４９は行線のプリチャージ信
号を示す図である。 第７図は本発明によるデータ読み出し時の行線及びデー
タ出力線の電位変化を表わす図であシ、横軸は時間、縦
軸は電圧を表わし、５０は電源電圧、５１はプリチャー
ジの終点、５２はデータの出力電位、５３は行線の電位
である。 第８図は入力端子の変化を検出する回路の一例を示す図
であシ、５５は入力端子、５６は微分信号発生回路、５
７〜６２はインバータ、７０は排他的論理和、７１．７
３はＮチャネルＭｏ１ｓｔ）ヲンジスタ、７４は他の微
分信号発生回路の出力、７２は抵抗、７５は出力端子で
ある。 以　　　上 １８− 竿午回 ５０

Claims (1)

1. 【特許請求の範囲】 ＭＯＳ）ヲンジスタからなるメモリ素子と、前記メモリ
   素子を選択するための行デコーダ、列デコーダと、前記
   デコーダによフ選択されたメモリ素子のデータを読み出
   す回路、及び入出力回路からなる半導体記憶装置におい
   て、前記メモリ素子のアドレスを指定する入力信号及び
   制御入力信号の変化を検出する検出回路、前記検出回路
   の出力信号によってタイミング信号を発生する回路を具
   備し、前記タイミング信号がメモリ素子が接続される行
   線をプリチャージするタイミング、前記メモリ素子に書
   込まれたデータを読み出すタイミングからなｐ１前記行
   線のプリチャージ時にデータを読み出そうとするメモリ
   素子を前記行線及び列線によシ選択した状態が存在する
   ことを特徴とする半導体記憶装置。 −】−