JPS59184567A - 透明基板上の半導体デバイスの製造方法 - Google Patents
透明基板上の半導体デバイスの製造方法Info
- Publication number
- JPS59184567A JPS59184567A JP5951983A JP5951983A JPS59184567A JP S59184567 A JPS59184567 A JP S59184567A JP 5951983 A JP5951983 A JP 5951983A JP 5951983 A JP5951983 A JP 5951983A JP S59184567 A JPS59184567 A JP S59184567A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- layer
- transparent substrate
- transparent
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 5
- 239000000758 substrate Substances 0.000 title claims description 18
- 238000005530 etching Methods 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 12
- 239000012212 insulator Substances 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract description 3
- 239000000463 material Substances 0.000 abstract description 2
- 230000006866 deterioration Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 238000007796 conventional method Methods 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000011029 spinel Substances 0.000 description 2
- 229910052596 spinel Inorganic materials 0.000 description 2
- 241000951490 Hylocharis chrysura Species 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＩＳＩＣ，特に透明基板上のＭＩＳＩＣの製
造方法に関する。
造方法に関する。
透明基板上に作られるＭＩＳＩＣとしては従来サファイ
ア基板またはスピネル基板を用いた５Ｏ８（シリコン・
オン・サファイア）１石英板を用いたものなどが知られ
ている。これらのｉＣ（’８０Ｉデバイスと称す）では
通常シリコン基板を用いるＩＣ（バルクデバイスと称す
。）で使われる選択酸化によるフィールド部の形成の代
わりに、デバイスとなるべき部分の薄いシリコン層を残
して他をエツチングで除去している。そのためＳＯＩデ
バイスでは活性層となるシリコン層の厚みの分の段差が
生じ、しかもその断面形状にバルクデバイスのフィール
ド膜と違って丸みがないため、後の工程。
ア基板またはスピネル基板を用いた５Ｏ８（シリコン・
オン・サファイア）１石英板を用いたものなどが知られ
ている。これらのｉＣ（’８０Ｉデバイスと称す）では
通常シリコン基板を用いるＩＣ（バルクデバイスと称す
。）で使われる選択酸化によるフィールド部の形成の代
わりに、デバイスとなるべき部分の薄いシリコン層を残
して他をエツチングで除去している。そのためＳＯＩデ
バイスでは活性層となるシリコン層の厚みの分の段差が
生じ、しかもその断面形状にバルクデバイスのフィール
ド膜と違って丸みがないため、後の工程。
特にアルミ配線において断線の原因となっていた。
この欠点を除去するため、従来はシリコンエツチングを
途中で止め、残りを選択酸化して、活性部とフィールド
部の高さを同じにして平坦化する方法（ＬＯＣＯ８法）
や、−担フイールド部のシリコン層を完全にエツチング
で除去した後に透明の絶縁物１例えばＣＶＤによる８
ｉ ０ 雪層などを全面に成長し１次にこの表面にネガ
型レジストを塗布し。
途中で止め、残りを選択酸化して、活性部とフィールド
部の高さを同じにして平坦化する方法（ＬＯＣＯ８法）
や、−担フイールド部のシリコン層を完全にエツチング
で除去した後に透明の絶縁物１例えばＣＶＤによる８
ｉ ０ 雪層などを全面に成長し１次にこの表面にネガ
型レジストを塗布し。
基板の裏面より光をあてレジストを感光させ、現像した
後に、このレジストをマスクとして上記の透明絶縁物を
エツチングして選択除去する方法（バックフィル法）が
とられていた。
後に、このレジストをマスクとして上記の透明絶縁物を
エツチングして選択除去する方法（バックフィル法）が
とられていた。
しかしこれらの方法では活性層のみの平坦化であり、第
１図に示すような断面構造のデバイスが出来ることにな
る。第１図で１は透明基板、２はシリコン層、３はゲー
ト及び、フィールドのシリコン酸化膜、４はゲートのポ
リシリコン膜、５はシリコン層の側面である。この構造
ではポリシリコン又は金属などのゲート電極配線による
段差は依然として存在すること、及びシリコン層の側面
５のトランジスタに対して実効的にゲート膜厚が厚く、
短チヤネル効果を押えることができないなどの欠点があ
る。通常のプロセス工程ではシリコンｆｆ１２の浮さは
０，４〜０，６μｍであるのに対し、 ４のポリシリコ
ン部も０．５μｍ程度でほぼ同じ段差を生じている。
１図に示すような断面構造のデバイスが出来ることにな
る。第１図で１は透明基板、２はシリコン層、３はゲー
ト及び、フィールドのシリコン酸化膜、４はゲートのポ
リシリコン膜、５はシリコン層の側面である。この構造
ではポリシリコン又は金属などのゲート電極配線による
段差は依然として存在すること、及びシリコン層の側面
５のトランジスタに対して実効的にゲート膜厚が厚く、
短チヤネル効果を押えることができないなどの欠点があ
る。通常のプロセス工程ではシリコンｆｆ１２の浮さは
０，４〜０，６μｍであるのに対し、 ４のポリシリコ
ン部も０．５μｍ程度でほぼ同じ段差を生じている。
本発明の目的は上記欠点を除去した透明基板上のＩＣの
製造方法を提供するものである。本発明１ｊ能動層とな
る半導体層を不要な部分を除去して形成し１次にゲート
電、極部分を一担全面にその材料を成長させた後に不要
の部分を除去して形成した後に透明の絶縁物を全面に成
長し１次にこの表面にネカ型レジストを塗付し、裏面よ
り光をあててレジストを感光させパターンを形成した後
に。
製造方法を提供するものである。本発明１ｊ能動層とな
る半導体層を不要な部分を除去して形成し１次にゲート
電、極部分を一担全面にその材料を成長させた後に不要
の部分を除去して形成した後に透明の絶縁物を全面に成
長し１次にこの表面にネカ型レジストを塗付し、裏面よ
り光をあててレジストを感光させパターンを形成した後
に。
このレジストをマスクとして上記の透明絶縁物をエツチ
ングすることにより構成される。
ングすることにより構成される。
以下本発明をその実施例を示す図面に基づいて説明する
。
。
第２図は従来法による平坦化したデバイスの斜視概略図
、７４３図は従来法による他のデバイス構成の場合の斜
視概略図、第４図は本発明によるデバイスの斜視概略図
で、それぞれ６．１０．１３は透明基板（例えばサファ
イア基板、スピネル基板１召英基板など）、 ７．１１
．１４はシリコン層、８，１２゜１５はゲート配線、９
は従来法によるバックフィルされた絶縁物、 １６は本
発明によるバックフィルされた絶縁物である。絶縁物と
しては例えば気相成長させたａ ｉ Ｏｓを用いる。）
これらの図において実際にはこの図に示した構造の上に
層間絶縁膜で一様におおった上に実際の金属配線は通る
が、ここで問題とする段差形状はほぼこの図で示すもの
を一様に平行移動したものとなるので、この図の状態で
議論してざしつかえない。
、７４３図は従来法による他のデバイス構成の場合の斜
視概略図、第４図は本発明によるデバイスの斜視概略図
で、それぞれ６．１０．１３は透明基板（例えばサファ
イア基板、スピネル基板１召英基板など）、 ７．１１
．１４はシリコン層、８，１２゜１５はゲート配線、９
は従来法によるバックフィルされた絶縁物、 １６は本
発明によるバックフィルされた絶縁物である。絶縁物と
しては例えば気相成長させたａ ｉ Ｏｓを用いる。）
これらの図において実際にはこの図に示した構造の上に
層間絶縁膜で一様におおった上に実際の金属配線は通る
が、ここで問題とする段差形状はほぼこの図で示すもの
を一様に平行移動したものとなるので、この図の状態で
議論してざしつかえない。
第２図に示した従来方法の場合にはシリコン層７の断差
はなくなるが、ゲート配線８の段差は残り、しかも前に
述べたように側面トランジスタに対する短チヤネル効果
の抑止は充分でない。
はなくなるが、ゲート配線８の段差は残り、しかも前に
述べたように側面トランジスタに対する短チヤネル効果
の抑止は充分でない。
第３図に示した従来方法の場合は側面トランジスタの短
チヤネル効果抑止には充分な効力があるが１段差はシリ
コン層１．１と、ゲート配線１２の両者が存在するため
上を通る金属配線は大巾な歩留低下を起こす。
チヤネル効果抑止には充分な効力があるが１段差はシリ
コン層１．１と、ゲート配線１２の両者が存在するため
上を通る金属配線は大巾な歩留低下を起こす。
しかし第４図に示した本発明による方法ではトランジス
タ特性上は第３図と全く同等であり、さらに段差の点か
らはシリコン層１４のみならずゲート配！１５について
もその交差する部分を除き平坦となっている。実際にそ
の交差する部分の割合はシリコン層１４．ゲート配線１
５の配線長に較べ少な ５− ＜、ＩＣの設計上その部分に金属配線を通さないという
ルールを用いてもほとんどのＩＣの設計は可能なので、
金属配線を全く平坦な上１ご設けることも可能である。
タ特性上は第３図と全く同等であり、さらに段差の点か
らはシリコン層１４のみならずゲート配！１５について
もその交差する部分を除き平坦となっている。実際にそ
の交差する部分の割合はシリコン層１４．ゲート配線１
５の配線長に較べ少な ５− ＜、ＩＣの設計上その部分に金属配線を通さないという
ルールを用いてもほとんどのＩＣの設計は可能なので、
金属配線を全く平坦な上１ご設けることも可能である。
いずれにせよ本発明の方法を用いれば従来法の平坦化よ
りはるかに段差が少なく。
りはるかに段差が少なく。
かつトランジスタ特性も劣化させないデバイス構造が可
能となる。なお透明基板の裏面は研摩されていてもよい
し、研摩されておらず凹凸が存在してもよい。
能となる。なお透明基板の裏面は研摩されていてもよい
し、研摩されておらず凹凸が存在してもよい。
第】図は従来法による平坦化ＭＩＤ）ランジスタの概略
断面図で１は透明基板、２はシリコン層。
断面図で１は透明基板、２はシリコン層。
３はゲート及びフィールドの絶縁膜、４はゲートのポリ
シリコン、５はシリコンｌの側面である。
シリコン、５はシリコンｌの側面である。
第２図は他従来法による平坦化デバイスの斜視概略図、
第３図は従来法の短チヤネル効果を考慮したデバイスの
斜視概略図、第４図は本発明によって形成されたデバイ
スの余１視概略図で、 ６．１０−１３は透明基板、
７．１１．１４はシリコン層、８，１２゜＝ ６− １５はゲート配線、９は従来法による平坦化のための絶
縁膜、１６は本発明による平坦化のための絶縁膜である
。
第３図は従来法の短チヤネル効果を考慮したデバイスの
斜視概略図、第４図は本発明によって形成されたデバイ
スの余１視概略図で、 ６．１０−１３は透明基板、
７．１１．１４はシリコン層、８，１２゜＝ ６− １５はゲート配線、９は従来法による平坦化のための絶
縁膜、１６は本発明による平坦化のための絶縁膜である
。
７一
Claims (1)
- 【特許請求の範囲】 透明基板上の所望の部分に能動層となる半導体層を形成
し１次いで前記半導体層上にゲート電極を形成し１次に
全面に透明の絶縁膜を成長させ。 次にネガ型レジストを前記透明の絶縁膜上に塗布し、前
記透明基板の裏面より光をあてて前記レジストを感光さ
せてレジストパターンを形成し、このレジストパターン
をマスクとして前記半導体層上及びゲート電極上の透明
絶縁膜をエツチング除去することを特徴とする透明基板
上の半導体デバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5951983A JPS59184567A (ja) | 1983-04-05 | 1983-04-05 | 透明基板上の半導体デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5951983A JPS59184567A (ja) | 1983-04-05 | 1983-04-05 | 透明基板上の半導体デバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59184567A true JPS59184567A (ja) | 1984-10-19 |
Family
ID=13115589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5951983A Pending JPS59184567A (ja) | 1983-04-05 | 1983-04-05 | 透明基板上の半導体デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59184567A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS516476A (en) * | 1974-07-05 | 1976-01-20 | Hitachi Ltd | Handotaisochino seizohoho |
| JPS57196579A (en) * | 1981-05-28 | 1982-12-02 | Nec Corp | Sos/mos transistor and manufacture thereof |
-
1983
- 1983-04-05 JP JP5951983A patent/JPS59184567A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS516476A (en) * | 1974-07-05 | 1976-01-20 | Hitachi Ltd | Handotaisochino seizohoho |
| JPS57196579A (en) * | 1981-05-28 | 1982-12-02 | Nec Corp | Sos/mos transistor and manufacture thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970003731B1 (ko) | 반도체 장치의 소자 격리막 제조방법 | |
| US4662059A (en) | Method of making stabilized silicon-on-insulator field-effect transistors having 100 oriented side and top surfaces | |
| US4775644A (en) | Zero bird-beak oxide isolation scheme for integrated circuits | |
| JP3717348B2 (ja) | ステンシルマスク製造方法 | |
| JPS59184567A (ja) | 透明基板上の半導体デバイスの製造方法 | |
| JPS58112365A (ja) | 薄膜トランジスタの製造方法 | |
| JP3297937B2 (ja) | 半導体装置及びその製造方法 | |
| JP3216173B2 (ja) | 薄膜トランジスタ回路の製造方法 | |
| JPS6247151A (ja) | 相互接続部を基板に形成する方法 | |
| JP3277403B2 (ja) | Ｓｏｉ基板のｍｏｓトランジスタの製造方法 | |
| JPS6143484A (ja) | 半導体装置の電極形成方法 | |
| JPH04307735A (ja) | 半導体装置の製造方法 | |
| JPH03147338A (ja) | 半導体装置の製造方法 | |
| JPH0427703B2 (ja) | ||
| JPS58170030A (ja) | 半導体装置の製造方法 | |
| JP2003046085A (ja) | 半導体装置及びその製造方法 | |
| JPH03156956A (ja) | 半導体装置の製造方法 | |
| JPS6049677A (ja) | 電界効果トランジスタの製造方法 | |
| JPS5861660A (ja) | 半導体装置の製造方法 | |
| JPH05198571A (ja) | 半導体装置及びその製造方法 | |
| JPH05211230A (ja) | 半導体装置の製造方法 | |
| JPH07245339A (ja) | 半導体装置およびその製造方法 | |
| JPH0228936A (ja) | 半導体装置の製造方法 | |
| JPH04338650A (ja) | 半導体装置の製造方法 | |
| JPS6010655A (ja) | 半導体装置の製造方法 |