JP3277403B2 - Ｓｏｉ基板のｍｏｓトランジスタの製造方法 - Google Patents
Ｓｏｉ基板のｍｏｓトランジスタの製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ基板のＭＯＳト
ランジスタの製造方法に関するものである。
ランジスタの製造方法に関するものである。
【０００２】
【従来の技術】ここで、ＳＯＩ基板にＭＯＳトランジス
タを形成する従来の方法を、図４の製造工程図により説
明する。なお図では、左側にレイアウト図を示し、右側
に断面図を示す。
タを形成する従来の方法を、図４の製造工程図により説
明する。なお図では、左側にレイアウト図を示し、右側
に断面図を示す。
【０００３】通常のＳＯＩ基板の形成方法によって、図
４の（１）に示すような、絶縁層を形成する酸化シリコ
ン層４１の表面の一部分に単結晶シリコン層４２が埋め
込まれているＳＯＩ基板４０を形成する。
４の（１）に示すような、絶縁層を形成する酸化シリコ
ン層４１の表面の一部分に単結晶シリコン層４２が埋め
込まれているＳＯＩ基板４０を形成する。
【０００４】このようなＳＯＩ基板４０に対して、図４
の（２）に示すように、例えば熱酸化法により上記単結
晶シリコン層４２の表面を酸化して、酸化シリコンより
なるゲート絶縁膜５１を形成する。
の（２）に示すように、例えば熱酸化法により上記単結
晶シリコン層４２の表面を酸化して、酸化シリコンより
なるゲート絶縁膜５１を形成する。
【０００５】次いで図４の（３）に示すように、例えば
ＣＶＤ法によって、ＳＯＩ基板４０のゲート絶縁膜５１
側の上面にｐｏｌｙ−Ｓｉ膜５２を成膜する。続いて、
通常のホトリソグラフィー技術とエッチング（例えばド
ライエッチング）によって、上記ｐｏｌｙ−Ｓｉ膜５２
の２点鎖線で示す部分を除去して、残したｐｏｌｙ−Ｓ
ｉ膜（５２）でゲート電極５３を形成する。
ＣＶＤ法によって、ＳＯＩ基板４０のゲート絶縁膜５１
側の上面にｐｏｌｙ−Ｓｉ膜５２を成膜する。続いて、
通常のホトリソグラフィー技術とエッチング（例えばド
ライエッチング）によって、上記ｐｏｌｙ−Ｓｉ膜５２
の２点鎖線で示す部分を除去して、残したｐｏｌｙ−Ｓ
ｉ膜（５２）でゲート電極５３を形成する。
【０００６】その後図４の（４）に示すように、例えば
上記ゲート電極５３をイオン注入マスクにしたイオン注
入法によって、上記ゲート電極５３の両側における上記
単結晶シリコン層４２にソース・ドレイン領域５４，５
５を形成する。このようにして、ＭＯＳトランジスタ５
０を形成する。
上記ゲート電極５３をイオン注入マスクにしたイオン注
入法によって、上記ゲート電極５３の両側における上記
単結晶シリコン層４２にソース・ドレイン領域５４，５
５を形成する。このようにして、ＭＯＳトランジスタ５
０を形成する。
【０００７】
【発明が解決しようとする課題】上記製造方法によって
形成したＭＯＳトランジスタでは、ゲート電極方向の単
結晶シリコン層の端部に強い電界が生じるので、ＭＯＳ
トランジスタの中央部より端部側で早く反転が生じる。
このため、ＭＯＳトランジスタの端部側のしきい値電圧
が低下する。
形成したＭＯＳトランジスタでは、ゲート電極方向の単
結晶シリコン層の端部に強い電界が生じるので、ＭＯＳ
トランジスタの中央部より端部側で早く反転が生じる。
このため、ＭＯＳトランジスタの端部側のしきい値電圧
が低下する。
【０００８】本発明は、ＭＯＳトランジスタのゲートの
全域にわたってしきい値電圧がほぼ一定になるようなＳ
ＯＩ基板のＭＯＳトランジスタの製造方法を提供するこ
とを目的とする。
全域にわたってしきい値電圧がほぼ一定になるようなＳ
ＯＩ基板のＭＯＳトランジスタの製造方法を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたＳＯＩ基板のＭＯＳトランジスタ
の製造方法である。すなわち、第１の工程で、酸化シリ
コン層の表面の一部分に、単結晶シリコン層が埋め込ま
れてなるＳＯＩ基板を形成する。次いで第２の工程で、
単結晶シリコン層の両側を、傾斜を有する状態に除去し
た後、その除去した部分を埋め込む状態にして単結晶シ
リコン層の表面にゲート絶縁膜を形成する。続いて第３
の工程で、ゲート絶縁膜の上面にゲート電極を形成す
る。その後第４の工程で、ゲート電極の両側における単
結晶シリコン層にソース・ドレイン領域を形成する。
成するためになされたＳＯＩ基板のＭＯＳトランジスタ
の製造方法である。すなわち、第１の工程で、酸化シリ
コン層の表面の一部分に、単結晶シリコン層が埋め込ま
れてなるＳＯＩ基板を形成する。次いで第２の工程で、
単結晶シリコン層の両側を、傾斜を有する状態に除去し
た後、その除去した部分を埋め込む状態にして単結晶シ
リコン層の表面にゲート絶縁膜を形成する。続いて第３
の工程で、ゲート絶縁膜の上面にゲート電極を形成す
る。その後第４の工程で、ゲート電極の両側における単
結晶シリコン層にソース・ドレイン領域を形成する。
【００１０】またＳＯＩ基板の単結晶シリコン層は〈１
００〉単結晶シリコン層で形成し、その結晶面にそって
エッチングすることにより、単結晶シリコン層の両側を
傾斜を有する状態に除去してもよい。その後は、上記同
様にして、ゲート絶縁膜を形成し、さらにゲート電極と
ソース・ドレイン領域を形成する。
００〉単結晶シリコン層で形成し、その結晶面にそって
エッチングすることにより、単結晶シリコン層の両側を
傾斜を有する状態に除去してもよい。その後は、上記同
様にして、ゲート絶縁膜を形成し、さらにゲート電極と
ソース・ドレイン領域を形成する。
【００１１】
【作用】上記ＳＯＩ基板のＭＯＳトランジスタの製造方
法では、ＳＯＩ基板の単結晶シリコン層の両側を、傾斜
を有する状態に除去した後、その除去した部分を埋め込
む状態にして単結晶シリコン層の表面にゲート絶縁膜を
形成することにより、単結晶シリコン層の端部における
電界が緩和される。このため、ＭＯＳトランジスタのゲ
ートの中央部におけるしきい値電圧を低下させることな
く、そのゲートの全域にわたってしきい値電圧がほぼ一
定になる。
法では、ＳＯＩ基板の単結晶シリコン層の両側を、傾斜
を有する状態に除去した後、その除去した部分を埋め込
む状態にして単結晶シリコン層の表面にゲート絶縁膜を
形成することにより、単結晶シリコン層の端部における
電界が緩和される。このため、ＭＯＳトランジスタのゲ
ートの中央部におけるしきい値電圧を低下させることな
く、そのゲートの全域にわたってしきい値電圧がほぼ一
定になる。
【００１２】またＳＯＩ基板の単結晶シリコン層を〈１
００〉単結晶シリコン層で形成し、その結晶面にそって
エッチングすることにより、単結晶シリコン層の両側部
の除去が容易に制御性よく行える。ちなみに、除去部分
の傾斜角度は、５４．７°になる。
００〉単結晶シリコン層で形成し、その結晶面にそって
エッチングすることにより、単結晶シリコン層の両側部
の除去が容易に制御性よく行える。ちなみに、除去部分
の傾斜角度は、５４．７°になる。
【００１３】
【実施例】本発明の第１の実施例を、図１の製造工程図
により説明する。図では、ＳＯＩ基板１の単結晶シリコ
ン層の結晶面を利用する製造方法の一例を示す。またこ
の図では、左側にレイアウト図を示し、右側に断面図を
示す。
により説明する。図では、ＳＯＩ基板１の単結晶シリコ
ン層の結晶面を利用する製造方法の一例を示す。またこ
の図では、左側にレイアウト図を示し、右側に断面図を
示す。
【００１４】図１の（１）に示すように、第１の工程
で、通常のＳＯＩ基板の製造方法によって、酸化シリコ
ン層１１の表面の一部分に〈１００〉単結晶シリコン層
１２が埋め込まれてなるＳＯＩ基板１を形成する。
で、通常のＳＯＩ基板の製造方法によって、酸化シリコ
ン層１１の表面の一部分に〈１００〉単結晶シリコン層
１２が埋め込まれてなるＳＯＩ基板１を形成する。
【００１５】次いで図１の（２）に示すように、第２の
工程を行う。この工程では、通常のホトリソグラフィー
技術によって、〈１００〉単結晶シリコン層１２上にエ
ッチングマスク１３を形成する。このエッチングマスク
１３は、例えばレジストで形成される。続いて、〈１０
０〉単結晶シリコン層１２の（１１１）面にそって進行
するエッチング（例えばウェットエッチング）によっ
て、上記〈１００〉単結晶シリコン層１２の両側部を除
去して、溝１４，１５を形成する。このときの溝１４，
１５の傾斜面の角度は、５４．７°になる。その後、上
記エッチングマスク１３を、例えばアッシャー処理また
はウェットエッチング等によって除去する。
工程を行う。この工程では、通常のホトリソグラフィー
技術によって、〈１００〉単結晶シリコン層１２上にエ
ッチングマスク１３を形成する。このエッチングマスク
１３は、例えばレジストで形成される。続いて、〈１０
０〉単結晶シリコン層１２の（１１１）面にそって進行
するエッチング（例えばウェットエッチング）によっ
て、上記〈１００〉単結晶シリコン層１２の両側部を除
去して、溝１４，１５を形成する。このときの溝１４，
１５の傾斜面の角度は、５４．７°になる。その後、上
記エッチングマスク１３を、例えばアッシャー処理また
はウェットエッチング等によって除去する。
【００１６】続いて図１の（３）に示す第３の工程を行
う。この工程では、熱酸化法によって、当該溝１４，１
５を埋め込む状態にして当該〈１００〉単結晶シリコン
層１２の表面にゲート絶縁膜２１を形成する。さらに例
えばＣＶＤ法によって、ゲート絶縁膜２１の上面にｐｏ
ｌｙ−Ｓｉ膜２２を成膜する。続いて、通常のホトリソ
グラフィー技術とエッチング（例えばドライエッチン
グ）によって、上記ｐｏｌｙ−Ｓｉ膜２２の２点鎖線で
示す部分を除去して、残したｐｏｌｙ−Ｓｉ膜（２２）
でゲート電極２３を形成する。
う。この工程では、熱酸化法によって、当該溝１４，１
５を埋め込む状態にして当該〈１００〉単結晶シリコン
層１２の表面にゲート絶縁膜２１を形成する。さらに例
えばＣＶＤ法によって、ゲート絶縁膜２１の上面にｐｏ
ｌｙ−Ｓｉ膜２２を成膜する。続いて、通常のホトリソ
グラフィー技術とエッチング（例えばドライエッチン
グ）によって、上記ｐｏｌｙ−Ｓｉ膜２２の２点鎖線で
示す部分を除去して、残したｐｏｌｙ−Ｓｉ膜（２２）
でゲート電極２３を形成する。
【００１７】その後図１の（４）に示す第４の工程を行
う。この工程では、例えば上記ゲート電極２３をイオン
注入マスクにしたイオン注入法によって、上記ゲート電
極２３の両側における上記〈１００〉単結晶シリコン層
１２にソース・ドレイン領域２４，２５を形成する。こ
のようにして、ＭＯＳトランジスタ１０を形成する。
う。この工程では、例えば上記ゲート電極２３をイオン
注入マスクにしたイオン注入法によって、上記ゲート電
極２３の両側における上記〈１００〉単結晶シリコン層
１２にソース・ドレイン領域２４，２５を形成する。こ
のようにして、ＭＯＳトランジスタ１０を形成する。
【００１８】上記製造方法では、〈１００〉単結晶シリ
コン層１２の両側を、傾斜を有する状態に除去した後、
その除去した部分を埋め込む状態にして〈１００〉単結
晶シリコン層１２の表面にゲート絶縁膜２１を形成する
ことにより、ゲート電極２３方向における〈１００〉単
結晶シリコン層１２の端部の電界が緩和される。このた
め、ＭＯＳトランジスタ１０のゲート電極２３の中央部
におけるしきい値電圧を低下させることなく、そのゲー
ト電極２３の全域にわたってしきい値電圧がほぼ一定に
なる。
コン層１２の両側を、傾斜を有する状態に除去した後、
その除去した部分を埋め込む状態にして〈１００〉単結
晶シリコン層１２の表面にゲート絶縁膜２１を形成する
ことにより、ゲート電極２３方向における〈１００〉単
結晶シリコン層１２の端部の電界が緩和される。このた
め、ＭＯＳトランジスタ１０のゲート電極２３の中央部
におけるしきい値電圧を低下させることなく、そのゲー
ト電極２３の全域にわたってしきい値電圧がほぼ一定に
なる。
【００１９】またＳＯＩ基板１の単結晶シリコン層を
〈１００〉単結晶シリコン層１２で形成し、その結晶面
（１１１）にそってエッチングすることにより、〈１０
０〉単結晶シリコン層１２の両側部の除去が容易に制御
性よく行える。
〈１００〉単結晶シリコン層１２で形成し、その結晶面
（１１１）にそってエッチングすることにより、〈１０
０〉単結晶シリコン層１２の両側部の除去が容易に制御
性よく行える。
【００２０】ここで、上記ＳＯＩ基板１の製造方法を、
図２により簡単に説明する。まず図２の（１）に示すよ
うに、第１の工程で、通常のホトリソグラフィー技術と
エッチングとによって、〈１００〉単結晶シリコン基板
３１に溝３２を形成する。
図２により簡単に説明する。まず図２の（１）に示すよ
うに、第１の工程で、通常のホトリソグラフィー技術と
エッチングとによって、〈１００〉単結晶シリコン基板
３１に溝３２を形成する。
【００２１】次いで図２の（２）に示す第２の工程を行
う。この工程では、熱酸化法によって、溝３２の内部表
面を含む〈１００〉単結晶シリコン基板３１の表面に酸
化シリコン膜３３を形成する。さらにＣＶＤ法によっ
て、溝３２の内部を埋め込む状態にして上記〈１００〉
単結晶シリコン基板３１上に、酸化シリコン膜３４を堆
積する。さらにＣＶＤ法によって、上記酸化シリコン膜
３４の表面にｐｏｌｙ−Ｓｉ膜３５を堆積する。
う。この工程では、熱酸化法によって、溝３２の内部表
面を含む〈１００〉単結晶シリコン基板３１の表面に酸
化シリコン膜３３を形成する。さらにＣＶＤ法によっ
て、溝３２の内部を埋め込む状態にして上記〈１００〉
単結晶シリコン基板３１上に、酸化シリコン膜３４を堆
積する。さらにＣＶＤ法によって、上記酸化シリコン膜
３４の表面にｐｏｌｙ−Ｓｉ膜３５を堆積する。
【００２２】続いて図２の（３）に示す第３の工程を行
う。この工程では、例えばポリシングによって、例えば
２点鎖線で示すｐｏｌｙ−Ｓｉ膜３５の上層を除去して
上記ｐｏｌｙ−Ｓｉ膜３５の表面を平坦な鏡面状態にす
る。
う。この工程では、例えばポリシングによって、例えば
２点鎖線で示すｐｏｌｙ−Ｓｉ膜３５の上層を除去して
上記ｐｏｌｙ−Ｓｉ膜３５の表面を平坦な鏡面状態にす
る。
【００２３】その後図２の（４）に示す第４の工程を行
う。なおこの図では、上記（１）〜（３）に対して上下
方向に反転した状態にして示してある。この工程では、
平坦化したｐｏｌｙ−Ｓｉ膜３５の表面に別のシリコン
基板３６を貼り付ける。そして例えば研削と研磨とによ
って、酸化シリコン膜３３が露出する状態になるまで、
〈１００〉単結晶シリコン基板３１の２点鎖線で示す部
分を除去する。そして、酸化シリコン膜３３，３４より
なる酸化シリコン層１１の表面に〈１００〉単結晶シリ
コン基板（３１）よりなる〈１００〉単結晶シリコン層
１２が埋め込まれて形成される。このようにして、ＳＯ
Ｉ基板１が形成される。
う。なおこの図では、上記（１）〜（３）に対して上下
方向に反転した状態にして示してある。この工程では、
平坦化したｐｏｌｙ−Ｓｉ膜３５の表面に別のシリコン
基板３６を貼り付ける。そして例えば研削と研磨とによ
って、酸化シリコン膜３３が露出する状態になるまで、
〈１００〉単結晶シリコン基板３１の２点鎖線で示す部
分を除去する。そして、酸化シリコン膜３３，３４より
なる酸化シリコン層１１の表面に〈１００〉単結晶シリ
コン基板（３１）よりなる〈１００〉単結晶シリコン層
１２が埋め込まれて形成される。このようにして、ＳＯ
Ｉ基板１が形成される。
【００２４】次に第２の実施例を、図３の製造工程図に
より説明する。この図では、左側にレイアウト図を示
し、右側に断面図を示す。なお図では、上記第１の実施
例で説明したと同様の構成部品には、同一符号を付す。
より説明する。この図では、左側にレイアウト図を示
し、右側に断面図を示す。なお図では、上記第１の実施
例で説明したと同様の構成部品には、同一符号を付す。
【００２５】図３の（１）に示すように、第１の工程
で、酸化シリコン層１１の表面に単結晶シリコン層１６
が埋め込まれてなるＳＯＩ基板２を形成する。ＳＯＩ基
板２の形成方法は、上記図２で説明したと同様の方法に
よる。
で、酸化シリコン層１１の表面に単結晶シリコン層１６
が埋め込まれてなるＳＯＩ基板２を形成する。ＳＯＩ基
板２の形成方法は、上記図２で説明したと同様の方法に
よる。
【００２６】次いで図３の（２）に示すように、第２の
工程を行う。この工程では、通常のホトリソグラフィー
技術によって、単結晶シリコン層１６上にエッチングマ
スク１３を形成する。このエッチングマスク１３は、例
えばレジストで形成される。続いて等方性エッチング
（例えばウェットエッチングまたはプラズマエッチング
等）によって、上記単結晶シリコン層１６の両側を、傾
斜を有する状態にエッチングして除去して、溝１７，１
８を形成する。このときの溝１７，１８の傾斜面の角度
は、５４．７°になる。その後、上記エッチングマスク
１３を、例えばアッシャー処理またはウェットエッチン
グ等によって除去する。
工程を行う。この工程では、通常のホトリソグラフィー
技術によって、単結晶シリコン層１６上にエッチングマ
スク１３を形成する。このエッチングマスク１３は、例
えばレジストで形成される。続いて等方性エッチング
（例えばウェットエッチングまたはプラズマエッチング
等）によって、上記単結晶シリコン層１６の両側を、傾
斜を有する状態にエッチングして除去して、溝１７，１
８を形成する。このときの溝１７，１８の傾斜面の角度
は、５４．７°になる。その後、上記エッチングマスク
１３を、例えばアッシャー処理またはウェットエッチン
グ等によって除去する。
【００２７】続いて図３の（３）に示す第３の工程を行
う。この工程では、次いで熱酸化法によって、当該溝１
７，１８を埋め込む状態にして当該単結晶シリコン層１
６の表面にゲート絶縁膜２１を形成する。さらに上記図
１の（３）で説明したと同様にして、例えばＣＶＤ法に
よって、ゲート絶縁膜２１の上面にｐｏｌｙ−Ｓｉ膜２
２を成膜する。続いて、通常のホトリソグラフィー技術
とエッチング（例えばドライエッチング）によって、上
記ｐｏｌｙ−Ｓｉ膜２２の２点鎖線で示す部分を除去し
て、残したｐｏｌｙ−Ｓｉ膜（２２）でゲート電極２３
を形成する。
う。この工程では、次いで熱酸化法によって、当該溝１
７，１８を埋め込む状態にして当該単結晶シリコン層１
６の表面にゲート絶縁膜２１を形成する。さらに上記図
１の（３）で説明したと同様にして、例えばＣＶＤ法に
よって、ゲート絶縁膜２１の上面にｐｏｌｙ−Ｓｉ膜２
２を成膜する。続いて、通常のホトリソグラフィー技術
とエッチング（例えばドライエッチング）によって、上
記ｐｏｌｙ−Ｓｉ膜２２の２点鎖線で示す部分を除去し
て、残したｐｏｌｙ−Ｓｉ膜（２２）でゲート電極２３
を形成する。
【００２８】その後図３の（４）に示す第４の工程を行
う。この工程では、図１の（４）と同様にして、例えば
上記ゲート電極２３をイオン注入マスクにしたイオン注
入法によって、上記ゲート電極２３の両側における上記
単結晶シリコン層１６にソース・ドレイン領域２４，２
５を形成する。このようにして、ＭＯＳトランジスタ１
０を形成する。
う。この工程では、図１の（４）と同様にして、例えば
上記ゲート電極２３をイオン注入マスクにしたイオン注
入法によって、上記ゲート電極２３の両側における上記
単結晶シリコン層１６にソース・ドレイン領域２４，２
５を形成する。このようにして、ＭＯＳトランジスタ１
０を形成する。
【００２９】上記製造方法では、単結晶シリコン層１６
の端部側を等方性エッチングによって除去することによ
り、単結晶シリコン層１６の結晶方位に関係なくいわゆ
るテーパエッチングがなされる。
の端部側を等方性エッチングによって除去することによ
り、単結晶シリコン層１６の結晶方位に関係なくいわゆ
るテーパエッチングがなされる。
【００３０】
【発明の効果】以上、説明したように本発明によれば、
ＳＯＩ基板の単結晶シリコン層の両側を、傾斜を有する
状態に除去した後、その除去した部分を埋め込む状態に
して単結晶シリコン層の表面にゲート絶縁膜を形成する
ので、単結晶シリコン層の端部における電界が緩和され
る。このため、ＭＯＳトランジスタのゲートの中央部に
おけるしきい値電圧を低下させることなく、そのゲート
の全域にわたってしきい値電圧が均一になる。よって、
ＭＯＳトランジスタの性能の向上が図れる。
ＳＯＩ基板の単結晶シリコン層の両側を、傾斜を有する
状態に除去した後、その除去した部分を埋め込む状態に
して単結晶シリコン層の表面にゲート絶縁膜を形成する
ので、単結晶シリコン層の端部における電界が緩和され
る。このため、ＭＯＳトランジスタのゲートの中央部に
おけるしきい値電圧を低下させることなく、そのゲート
の全域にわたってしきい値電圧が均一になる。よって、
ＭＯＳトランジスタの性能の向上が図れる。
【００３１】またＳＯＩ基板の単結晶シリコン層を〈１
００〉単結晶シリコン層で形成し、その結晶方位にそっ
てエッチングするので、単結晶シリコン層の両側部の除
去が容易に制御性よく行うことが可能になる。
００〉単結晶シリコン層で形成し、その結晶方位にそっ
てエッチングするので、単結晶シリコン層の両側部の除
去が容易に制御性よく行うことが可能になる。
【図１】第１の実施例の製造工程図である。
【図２】ＳＯＩ基板の製造工程図である。
【図３】第２の実施例の製造工程図である。
【図４】従来例の製造工程図である。
１ ＳＯＩ基板 ２ ＳＯＩ基板 １０ ＭＯＳトランジスタ １１ 酸化シリコン層 １２ 〈１００〉単結晶シリコン層 １４ 単結晶シリコン層 ２１ ゲート絶縁膜 ２３ ゲート電極 ２４ ソース・ドレイン領域 ２５ ソース・ドレイン領域
Claims (2)
- 【請求項１】 酸化シリコン層の表面の一部分に単結晶
シリコン層が埋め込まれてなるＳＯＩ基板を形成する第
１の工程と、 前記単結晶シリコン層の両側部を、傾斜を有する状態に
除去した後、当該除去した部分を埋め込む状態にして当
該単結晶シリコン層の表面にゲート絶縁膜を形成する第
２の工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する第３の
工程と、 前記ゲート電極の両側における前記単結晶シリコン層に
ソース・ドレイン領域を形成する第４の工程とよりなる
ことを特徴とするＳＯＩ基板のＭＯＳトランジスタの製
造方法。 - 【請求項２】 酸化シリコン層の表面の一部分に〈１０
０〉単結晶シリコン層が埋め込まれてなるＳＯＩ基板を
形成する第１の工程と、 前記〈１００〉単結晶シリコン層の両側部を、当該〈１
００〉単結晶シリコン層の結晶面にそってエッチングす
ることにより傾斜を有する状態に除去した後、当該除去
した部分を埋め込む状態にして当該〈１００〉単結晶シ
リコン層の表面にゲート絶縁膜を形成する第２の工程
と、 前記ゲート絶縁膜の上面にゲート電極を形成する第３の
工程と、 前記ゲート電極の両側における前記〈１００〉単結晶シ
リコン層にソース・ドレイン領域を形成する第４の工程
とよりなることを特徴とするＳＯＩ基板のＭＯＳトラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09215593A JP3277403B2 (ja) | 1993-03-26 | 1993-03-26 | Ｓｏｉ基板のｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09215593A JP3277403B2 (ja) | 1993-03-26 | 1993-03-26 | Ｓｏｉ基板のｍｏｓトランジスタの製造方法 |
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