JPS59171174A - ダイオ−ドの製造方法 - Google Patents
ダイオ−ドの製造方法Info
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- JPS59171174A JPS59171174A JP4474683A JP4474683A JPS59171174A JP S59171174 A JPS59171174 A JP S59171174A JP 4474683 A JP4474683 A JP 4474683A JP 4474683 A JP4474683 A JP 4474683A JP S59171174 A JPS59171174 A JP S59171174A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
Landscapes
- Engineering & Computer Science (AREA)
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- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明ダイオードの製造方法に関１〜、％にプレーナ型
半導体ダイオードの製造方法に関する。
半導体ダイオードの製造方法に関する。
プレーナ型半導体ダイオードの直列寄生抵抗ケ減するた
めの有効な手段の一つは電極間隔ケ短縮することであり
５例えは小信号用ンヨソトキ障壁ダイオード（以下ＳＢ
Ｄと記す）では電極間隔？１μｍ未満にまで短縮する心
太がある。この様な′電極間隔のごく短かいＳＢＤの製
造方法としてはナイドエソチンダ現象（ｒ４ｉｊ用する
方法や電子ビーノ、露九ケ用いる方法が知られているが
、＠渚の方法では用いる材料によってはザイドエッチン
グ匍の制御性が不光分であり、例えは電極材料の選択の
自由用が制限される等の欠点、後者では露光装置Ｉ４゛
が箪芹に不向きな物が少なくない着の欠点がそれぞｉ′
Ｌを）った。
めの有効な手段の一つは電極間隔ケ短縮することであり
５例えは小信号用ンヨソトキ障壁ダイオード（以下ＳＢ
Ｄと記す）では電極間隔？１μｍ未満にまで短縮する心
太がある。この様な′電極間隔のごく短かいＳＢＤの製
造方法としてはナイドエソチンダ現象（ｒ４ｉｊ用する
方法や電子ビーノ、露九ケ用いる方法が知られているが
、＠渚の方法では用いる材料によってはザイドエッチン
グ匍の制御性が不光分であり、例えは電極材料の選択の
自由用が制限される等の欠点、後者では露光装置Ｉ４゛
が箪芹に不向きな物が少なくない着の欠点がそれぞｉ′
Ｌを）った。
本発明の目的は上記欠点を除去し、成極間隔を短縮し、
直列寄生抵抗を低減できるダイオードの製造方法？提供
することにある。
直列寄生抵抗を低減できるダイオードの製造方法？提供
することにある。
本発明のダイオードの製造方法は、基板、上に設けらノ
ｔだ＝１＜導体動作層の表面の小１極形成領域のうちの
一部の領域に該半導体動作層に対して整流性もしくはオ
ーム件のいずれかの電気的接触をなす第１の物質の層を
形成する］４程と、前記半導体動作層及び第１の物質層
ケ含む全表面を後工程で除去Ｉｊロイヒな金稿も（〜く
は絶縁体からなりかつ前記第１の物質と異なる第２の物
角の層で４違う工程と。
ｔだ＝１＜導体動作層の表面の小１極形成領域のうちの
一部の領域に該半導体動作層に対して整流性もしくはオ
ーム件のいずれかの電気的接触をなす第１の物質の層を
形成する］４程と、前記半導体動作層及び第１の物質層
ケ含む全表面を後工程で除去Ｉｊロイヒな金稿も（〜く
は絶縁体からなりかつ前記第１の物質と異なる第２の物
角の層で４違う工程と。
該第２の物質ＩＩ′！１１奮汝工程で硬化り能な粘性流
動性の第３の物ηの層で績う工程と、前記第３の物質層
ケ硬化する上程と、異方性ドンイエソナンダにより該第
３の物質層、前記第１の物ＩＪｉ層の側４ζＹ１７１≦
に被着した部分以外の前記第２の物質層及び前記第１０
輸質層の表１ｈ１層部分ヶそれぞれ除去１〜で前記第１
及び第２の物質層で覆われていない領域の表ＬｎＪを露
出させる工程と、前記半導体動作層（／（対して前記第
１の物質とは逆の１６；気的接触ケｉｔ第４の物質の層
を前記露出前１ｎ１のうちの少くとも半導体能動層ケ含
む領域にかつ前記第２の物質層Ｃｌこ隣接して形成する
工程とケ含んで構成される。
動性の第３の物ηの層で績う工程と、前記第３の物質層
ケ硬化する上程と、異方性ドンイエソナンダにより該第
３の物質層、前記第１の物ＩＪｉ層の側４ζＹ１７１≦
に被着した部分以外の前記第２の物質層及び前記第１０
輸質層の表１ｈ１層部分ヶそれぞれ除去１〜で前記第１
及び第２の物質層で覆われていない領域の表ＬｎＪを露
出させる工程と、前記半導体動作層（／（対して前記第
１の物質とは逆の１６；気的接触ケｉｔ第４の物質の層
を前記露出前１ｎ１のうちの少くとも半導体能動層ケ含
む領域にかつ前記第２の物質層Ｃｌこ隣接して形成する
工程とケ含んで構成される。
前記第３の１勿負げ水ガラス、ポリイミド、ノホラソク
糸樹脂、もしくは環化ゴムから選ばれる。
糸樹脂、もしくは環化ゴムから選ばれる。
次に、本発明の実施例について図面全用いて説明する。
第１図乃至第４図一本発明の一実施例■説明するための
工程順に示した断面図である。
工程順に示した断面図である。
まず、第１図に示すように、生釉ｋ ｔ’１ｇ Ｃ）
ａ Ａ ｓ基板１１に不純物を導入してｎ型動作層１２
イ１杉成する。ｎ型動作層１２は、例えば１ｖさ約０３
μＩｌ’ｌ 。
ａ Ａ ｓ基板１１に不純物を導入してｎ型動作層１２
イ１杉成する。ｎ型動作層１２は、例えば１ｖさ約０３
μＩｌ’ｌ 。
キャリア密度２×１０ の に形成する。動作層１２の
電極形成領域の一部に整流性摺触全なす第１の物質とし
てＡｔ層１３を約１μＩｌ’ｌの捏さに選択的に形成す
る。動作層１２及びＡｔＪ脅１３を含む全表面に後工程
で除去可能な第２の物質層として５ｉ０２ ／ｌｌｉ
１４ ｆ ＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐ−ｏｓｉ ｔｉｏｎ ）法＠分用いて０５μｎ
］の厚さにｌする。この上に後工程で硬化可能な粘性流
動性の第３の物質層として、ノボラック系樹脂捷たｉ−
ｊ：環化ゴムで作うれ１いるホトレジスト層１５を形成
し、１５０℃の室氷窮゛し）Ｊ気「Ｐで３０分１）４ｊ
熱処理して硬化する。第３の物′牧として他に水ガラス
あるいはポリイミド系の粘付流動性物質でかつ後工程で
の処坤で硬化可能な４）ノ質ケ使うことかできる。この
実施例でホトレジストに用いたのンユ粘性流動性と熱処
坤による硬化性と溶解除去性の点で優れているからであ
って、感光性とエツチング耐性全必要としたからではな
い。
電極形成領域の一部に整流性摺触全なす第１の物質とし
てＡｔ層１３を約１μＩｌ’ｌの捏さに選択的に形成す
る。動作層１２及びＡｔＪ脅１３を含む全表面に後工程
で除去可能な第２の物質層として５ｉ０２ ／ｌｌｉ
１４ ｆ ＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐ−ｏｓｉ ｔｉｏｎ ）法＠分用いて０５μｎ
］の厚さにｌする。この上に後工程で硬化可能な粘性流
動性の第３の物質層として、ノボラック系樹脂捷たｉ−
ｊ：環化ゴムで作うれ１いるホトレジスト層１５を形成
し、１５０℃の室氷窮゛し）Ｊ気「Ｐで３０分１）４ｊ
熱処理して硬化する。第３の物′牧として他に水ガラス
あるいはポリイミド系の粘付流動性物質でかつ後工程で
の処坤で硬化可能な４）ノ質ケ使うことかできる。この
実施例でホトレジストに用いたのンユ粘性流動性と熱処
坤による硬化性と溶解除去性の点で優れているからであ
って、感光性とエツチング耐性全必要としたからではな
い。
次に、第２図に示すよりに、異方性エツチングによりホ
トレジスト層Ｊ５を除去し、Ａｔ層１３の１１１１＋壁
部分のＳｌ（、，１２層以外の８１０２層１４奮除去し
、Ａｔ層１２ 、 ＡｔＪ茜１２の１層１１壁部分のＳ
ｒ ０２層１４に覆われていない部分の）＾板表面（
１ｆｔｊ＋作層表面紫含む）を露出せしめる。異方性エ
ップンダは、例えＩ−Ｊ：ＣＦ４をエツチングガスとし
て平イー■−甲板型ドライエッテンダ装楢孕用いて１１
つ。
トレジスト層Ｊ５を除去し、Ａｔ層１３の１１１１＋壁
部分のＳｌ（、，１２層以外の８１０２層１４奮除去し
、Ａｔ層１２ 、 ＡｔＪ茜１２の１層１１壁部分のＳ
ｒ ０２層１４に覆われていない部分の）＾板表面（
１ｆｔｊ＋作層表面紫含む）を露出せしめる。異方性エ
ップンダは、例えＩ−Ｊ：ＣＦ４をエツチングガスとし
て平イー■−甲板型ドライエッテンダ装楢孕用いて１１
つ。
次に、第３図に示すように、耐エツチング剤としてのホ
トレジスト層１６ｋＡｔ＋＠１３の」−に襄＋（択的に
形成する。このときマスク１自せ誤差により５ｉ０２７
芭１４とホトレジスＮｍ１６との間に図示するような隙
間？生ずることかあるか、これは無視してえ支えない。
トレジスト層１６ｋＡｔ＋＠１３の」−に襄＋（択的に
形成する。このときマスク１自せ誤差により５ｉ０２７
芭１４とホトレジスＮｍ１６との間に図示するような隙
間？生ずることかあるか、これは無視してえ支えない。
次に、動作層１２に対（７て第１の物質と逆の′中気的
接触をなす第４の物タノ」、換言すれは、第１の物置が
整流性接触であるとさオーム性接触である第４の物質と
してＡ ｕ Ｇ ｅ合金層とその上に積層されるＮｉ層
とから成る第４の物質層（以下ＡｕＧｅ／Ｎｉ層と記ず
） １７ 、 ｌ ７’、１７”。
接触をなす第４の物タノ」、換言すれは、第１の物置が
整流性接触であるとさオーム性接触である第４の物質と
してＡ ｕ Ｇ ｅ合金層とその上に積層されるＮｉ層
とから成る第４の物質層（以下ＡｕＧｅ／Ｎｉ層と記ず
） １７ 、 ｌ ７’、１７”。
１７″ を全表面に伏矯−する。）鰻１７” ｉ、１
マスク目合せ誤差によシ生じた間隙に被着されるもので
、目合せ誤差かなけれはこの層は形成されない。
マスク目合せ誤差によシ生じた間隙に被着されるもので
、目合せ誤差かなけれはこの層は形成されない。
次に、第４図に示すように、ホトレジスト層１６ｋ ｒ
”８ Ｍし、その上（１）ＡｕＧＣ／Ｔ’ｌｉ層１７′
と共（〆こ除去する。次（・こ、５ｉ０２層１４の
上と間隙に存在するＡ ｕ（Ｊｅ ／Ｎｉ ｌ蛤１７″
＋ １７“′をホトレジストを用いるドライエツナンダ
法により除去する。そして、熱射用１することにより第
４の物質層１７と印、１作層１２との間にＡ−六性接触
全形成し、電極１１）１隔が約Ｑ、 ５ μｍのゾレー
ナ９ ＧａＡｓ １１Ｓ Ｂｌ） ｆｙ得ることができ
る。
”８ Ｍし、その上（１）ＡｕＧＣ／Ｔ’ｌｉ層１７′
と共（〆こ除去する。次（・こ、５ｉ０２層１４の
上と間隙に存在するＡ ｕ（Ｊｅ ／Ｎｉ ｌ蛤１７″
＋ １７“′をホトレジストを用いるドライエツナンダ
法により除去する。そして、熱射用１することにより第
４の物質層１７と印、１作層１２との間にＡ−六性接触
全形成し、電極１１）１隔が約Ｑ、 ５ μｍのゾレー
ナ９ ＧａＡｓ １１Ｓ Ｂｌ） ｆｙ得ることができ
る。
この様な本発明による製造方法によれば、５ＢＩ）のｖ
ｌ極間隔は第２の物質である５ｉ０２の厚さによって自
Ｗｔｒｔ的に決まる／こめ、１０分の数ミクロン程度の
１、Ｇでも従来に比べて格段に制御性、生産性良く製造
することができ、またゲート電極材料の；ＳＭ＜の自由
ＪｊＪｌもハ・１すことかでさる。
ｌ極間隔は第２の物質である５ｉ０２の厚さによって自
Ｗｔｒｔ的に決まる／こめ、１０分の数ミクロン程度の
１、Ｇでも従来に比べて格段に制御性、生産性良く製造
することができ、またゲート電極材料の；ＳＭ＜の自由
ＪｊＪｌもハ・１すことかでさる。
以上詳細に〜明したように、本発明によれば、１、極間
隔ｒ狭くシ、寄生伯列抵抗ケ低減したダイオードケ製造
することができるのでその効果は太きい。
隔ｒ狭くシ、寄生伯列抵抗ケ低減したダイオードケ製造
することができるのでその効果は太きい。
４ 図面のＩｎ： ｔ′４’、 ｆｘ ％、明記１図／
ｊ＋十第４図−４本発明の一実施例を説明する／ζめの
工枚順１ｃｙｉ＜した断面図−で！ある。
ｊ＋十第４図−４本発明の一実施例を説明する／ζめの
工枚順１ｃｙｉ＜した断面図−で！ある。
１１ ・・・・・・半組シｌ咬１イ１」ンａ Ａ ｓ
ノＪ（イ攻、 １２ ・・ ・・・ ｎ ）１す＋ｉ
辺作）乞 １３・・・・・Ａｔ層、１４・・・・・・Ｓ
＋０２ｍ、 １５・・・・・ホトレジストＩｔ＞Ｊ、
１６・・・・・・ン１−’ｒ Ｉ／’、；スト１！′；
、１７ 、ｌ ７’ 、１７″ 、１７”−＝４ｕＧｅ
／へｌ 層。
ノＪ（イ攻、 １２ ・・ ・・・ ｎ ）１す＋ｉ
辺作）乞 １３・・・・・Ａｔ層、１４・・・・・・Ｓ
＋０２ｍ、 １５・・・・・ホトレジストＩｔ＞Ｊ、
１６・・・・・・ン１−’ｒ Ｉ／’、；スト１！′；
、１７ 、ｌ ７’ 、１７″ 、１７”−＝４ｕＧｅ
／へｌ 層。
、、１−む・、
代ｊ１）１人 弁丹士 内 原 背ｔ ’７．：
：、 、１こ、′− 不 つ−二 ／１７ ／：、１ ７−、□−−− へ二Ｎ プ２ 一−−−−乙 ／２ Ｍ１− （（（ イ・−″パ ■−ミニ：Ｉ′ １−１Ｉ／３
：、 、１こ、′− 不 つ−二 ／１７ ／：、１ ７−、□−−− へ二Ｎ プ２ 一−−−−乙 ／２ Ｍ１− （（（ イ・−″パ ■−ミニ：Ｉ′ １−１Ｉ／３
Claims (1)
- 【特許請求の範囲】 （１１基板上に設けられた半導体動作層の表向の電極形
成領域のうちの一部の領域に該半導体動作層に対して整
流性もしくはオーム性のいずれかの電気的接触をなす＄
ｉ！１の物質の層を形成する工程と、前記半導体動作層
及び第１の物質層を含む全表面？後工程で除去可能な金
属もしくは絶縁体から成υかつ前記第１の物質と異なる
第２の物質の層で憶う工程と、該第２の物質層を後工程
で硬化可能な粘性流動性の第３の物質の層で覆う工程と
、前記第３の物質層を硬化する工程と、異方性ドライエ
ツチングにより該第３の物質層、前記第１の物質層の側
壁部に被着した部分以外の前記第２の物質層及び前記第
１の物質層の表面層部分ｔそれぞれ除去して前記第１及
び第２の物質層で覆われていない領域の表面全露出させ
る工程と、前記半導体動作層に対して前記第１の物質と
は逆の電気的接触をなす第４の物質の贋金前記釦用表面
のうちの少くとも半導体能動層を含む領域にかつ前記第
２の物質層に隣接して形成する工程と全含むことケ特徴
とするダイオードの製造方法。 （２）＠記第３の物質が水ガラス、ポリイミド、ノボラ
ック系樹脂もしくは環化ゴムである特許請求の範囲第（
１）項記載のダイオードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4474683A JPS59171174A (ja) | 1983-03-17 | 1983-03-17 | ダイオ−ドの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4474683A JPS59171174A (ja) | 1983-03-17 | 1983-03-17 | ダイオ−ドの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59171174A true JPS59171174A (ja) | 1984-09-27 |
Family
ID=12700006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4474683A Pending JPS59171174A (ja) | 1983-03-17 | 1983-03-17 | ダイオ−ドの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59171174A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007247358A (ja) * | 2006-03-20 | 2007-09-27 | Nakanishi Eng:Kk | ハンドル装置及びそれを用いた窓障子 |
| US8080460B2 (en) | 2008-11-26 | 2011-12-20 | Micron Technology, Inc. | Methods of forming diodes |
-
1983
- 1983-03-17 JP JP4474683A patent/JPS59171174A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007247358A (ja) * | 2006-03-20 | 2007-09-27 | Nakanishi Eng:Kk | ハンドル装置及びそれを用いた窓障子 |
| US8080460B2 (en) | 2008-11-26 | 2011-12-20 | Micron Technology, Inc. | Methods of forming diodes |
| US8343828B2 (en) | 2008-11-26 | 2013-01-01 | Micron Technology, Inc. | Methods of forming diodes |
| US8617958B2 (en) | 2008-11-26 | 2013-12-31 | Micron Technology, Inc. | Methods of forming diodes |
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