JP3463183B2 - 静電誘導型半導体装置の製造方法 - Google Patents
静電誘導型半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、埋め込みゲート構
造を有する静電誘電型トランジスタ（Ｓｔａｔｉｃ Ｉ
ｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ、以下ＳＩＴ
と称する）又は静電誘導型サイリスタ（Ｓｔａｔｉｃ
Ｉｎｄｕｃｔｉｏｎ Ｔｈｙｒｉｓｔｏｒ）等の静電誘
導型半導体装置の製造方法に関する。 【０００２】 【従来の技術】図９乃至図１２は従来の静電誘導型半導
体装置の一例として、ＳＩＴの製造工程を示す図であ
る。従来のＳＩＴの製造工程においては、図９に示すよ
うに、この静電誘導型半導体装置の周辺部にメサ溝を形
成し、この溝をガラス５で埋めた後、その主表面にアル
ミ膜７とポジ型又はレジ型レジスト膜８が塗布されるよ
うに成っている。 【０００３】次に、フォトリソグラフィー技術でポジ又
はネガ型レジスト膜８を選択的に除去する事により、図
１０に示すように、ソース電極部のレジスト膜８′及び
ゲート電極部のレジスト膜８″が形成される。 【０００４】次に、ソース電極部とゲート電極部以外の
部分のアルミ膜７を選択的にエッチング除去する事によ
り、図１１に示すように、ソース電極部のアルミ膜７′
及びゲート電極部のアルミ膜７″が形成される。 【０００５】次に、レジスト膜８′，８″を除去するこ
とにより、図１２に示すように、ＳＩＴの所望のパター
ンと多少ズレのある構造が得られる。 【０００６】従来、この種の埋め込みゲート型静電誘導
型半導体装置においては、パターンずれによるゲート電
極のむき出し部をパッシベーションにより保護したり、
或いは、マスク合わせの際にマスク乾板とシリコン基板
とを強引に接触させ所望のパターンを形成するのが現状
であった。 【０００７】 【発明が解決しようとする課題】上述のように、従来の
半導体装置の製造条件下では、ガラス頂部がソース電極
面よりも高い位置にあるため、マスク合わせの際にマス
ク乾板とシリコン基板の間にギャップが生じ所望の微細
パターンが得られなかったり、無理にマスク乾板とシリ
コン基板とを接触させる事でシリコン基板の割れやマス
ク乾板の破損が生じてしまうという欠点が有った。 【０００８】それ故に、本発明の技術的課題は、マスク
合わせの際にシリコン基板の割れやマスク乾板の破損を
防ぐことができ、しかも、所望の微細パターンが得られ
る静電誘導型半導体装置の製造方法を提供することにあ
る。 【０００９】 【課題を解決するための手段】本発明によれば、第１導
電型半導体層内に複数の第２導電型のゲート層を埋め込
んで、該複数の第２導電型のゲート層を境にして、前記
第１導電型半導体層の一方を第１導電型ドレイン層と
し、他方を第１導電型ソース層とし、前記ゲート層周辺
部にガラスを埋め込んだ静電誘導型半導体装置の製造方
法において、フォトリソグラフィー技術による微細パタ
ーンを形成する工程の前に、ソース電極面よりも突出し
た前記ガラスの頂部を選択的にエッチング除去する工程
を付加したことを特徴とする静電誘導型半導体装置の製
造方法が得られる。 【００１０】 【発明の実施の形態】以下に、図面を参照しながら、本
発明を埋め込みゲート型静電誘導型トランジスタに適用
した際の実施形態について説明する。 【００１１】図１乃至図８は本発明の一実施形態による
ＳＩＴの製造工程を順に示す断面概略図である。尚、図
中、１，１′はＮ+ オーミック層、２はＮ- 型シリコン
基板（ドレイン層）、２′はＮ- 型シリコン基板（ソー
ス層）、３はＰ+ ゲート層、３′はＰ+ ゲート電極であ
る。 【００１２】図１において、基板の主表面全体に厚さ１
５μｍのポジ型レジストを塗布した後に、プリベークを
施す事によりポジ型レジスト膜６が形成される。 【００１３】図２において、基板の主表面全体をソース
電極面のＳｉＯ2 膜４が露出しないように全面露光を施
し、ポジ型レジスト現像液で現像し水洗をする。その
後、アフターベークを施すことによりポジ型レジスト膜
６′が形成される。 【００１４】図３において、ポジ型レジスト膜６′から
突出したガラス層５の頂部を緩衝フッ酸によって選択エ
ッチングする事によりソース電極面よりも頂部の低いガ
ラス層５′が形成される。 【００１５】図４において、硫酸と過酸化水素水の混合
液（硫酸：過酸化水素水＝１：１）により、ポジ型レジ
スト膜６′が剥離され取り除かれる。 【００１６】図５において、主基板表面全体にアルミ蒸
着を施す事によりアルミ膜７が形成され、その主基板表
面全体にポジ型レジストを塗布した後に、プリベークを
施す事によりポジ型レジスト膜８が形成される。 【００１７】図６において、マスク乾板９を用い、フォ
トリソグラフィー手法でポジ型レジスト膜８を選択的に
除去する事により、ソース電極部のレジスト膜８′及び
ゲート電極部のレジスト膜８″が形成される。 【００１８】図７において、レジスト膜８′，８″をマ
スクとして、ソース電極部とゲート電極部以外の部分の
アルミ膜７を選択的にエッチング除去する事により、ソ
ース電極部のアルミ膜７′及び、ゲート電極部のアルミ
膜７″が形成される。 【００１９】図８において、レジスト膜８′，８″を除
去することによりＳＩＴの所望の構造が得られる。 【００２０】このような本発明の実施例に係る静電誘導
型半導体装置の製造方法により製造されたＳＩＴ構造を
従来の製造方法のＳＩＴとを比較する。 【００２１】本実施形態によれば、従来に比べマスク乾
板とシリコン基板の密着性が向上したために、所望の微
細パターンを得る際のパターンのズレが無くなり、高精
度なＳＩＴを得られることになる。 【００２２】尚、本実施形態では静電誘電型トランジス
タに関する例を示したが、当然の事ながら静電誘導型サ
イリスタや他の埋め込み型ゲート構造素子への本発明の
適用が可能であることは言うまでもないことである。 【００２３】 【発明の効果】以上説明した様に、本発明によれば、ガ
ラス頂部をソース電極面よりも低くなるように選択的に
エッチングする事により、マスク乾板とシリコン基板の
密着性を向上させギャップを無くし、所望の微細パター
ンが形成可能な静電誘導型半導体装置の製造方法を提供
することが出来る。 【００２４】また、シリコン基板の割れやマスク乾板の
破損を防ぐことが可能な静電誘導型半導体装置の製造方
法を提供することが出来る。
造を有する静電誘電型トランジスタ（Ｓｔａｔｉｃ Ｉ
ｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ、以下ＳＩＴ
と称する）又は静電誘導型サイリスタ（Ｓｔａｔｉｃ
Ｉｎｄｕｃｔｉｏｎ Ｔｈｙｒｉｓｔｏｒ）等の静電誘
導型半導体装置の製造方法に関する。 【０００２】 【従来の技術】図９乃至図１２は従来の静電誘導型半導
体装置の一例として、ＳＩＴの製造工程を示す図であ
る。従来のＳＩＴの製造工程においては、図９に示すよ
うに、この静電誘導型半導体装置の周辺部にメサ溝を形
成し、この溝をガラス５で埋めた後、その主表面にアル
ミ膜７とポジ型又はレジ型レジスト膜８が塗布されるよ
うに成っている。 【０００３】次に、フォトリソグラフィー技術でポジ又
はネガ型レジスト膜８を選択的に除去する事により、図
１０に示すように、ソース電極部のレジスト膜８′及び
ゲート電極部のレジスト膜８″が形成される。 【０００４】次に、ソース電極部とゲート電極部以外の
部分のアルミ膜７を選択的にエッチング除去する事によ
り、図１１に示すように、ソース電極部のアルミ膜７′
及びゲート電極部のアルミ膜７″が形成される。 【０００５】次に、レジスト膜８′，８″を除去するこ
とにより、図１２に示すように、ＳＩＴの所望のパター
ンと多少ズレのある構造が得られる。 【０００６】従来、この種の埋め込みゲート型静電誘導
型半導体装置においては、パターンずれによるゲート電
極のむき出し部をパッシベーションにより保護したり、
或いは、マスク合わせの際にマスク乾板とシリコン基板
とを強引に接触させ所望のパターンを形成するのが現状
であった。 【０００７】 【発明が解決しようとする課題】上述のように、従来の
半導体装置の製造条件下では、ガラス頂部がソース電極
面よりも高い位置にあるため、マスク合わせの際にマス
ク乾板とシリコン基板の間にギャップが生じ所望の微細
パターンが得られなかったり、無理にマスク乾板とシリ
コン基板とを接触させる事でシリコン基板の割れやマス
ク乾板の破損が生じてしまうという欠点が有った。 【０００８】それ故に、本発明の技術的課題は、マスク
合わせの際にシリコン基板の割れやマスク乾板の破損を
防ぐことができ、しかも、所望の微細パターンが得られ
る静電誘導型半導体装置の製造方法を提供することにあ
る。 【０００９】 【課題を解決するための手段】本発明によれば、第１導
電型半導体層内に複数の第２導電型のゲート層を埋め込
んで、該複数の第２導電型のゲート層を境にして、前記
第１導電型半導体層の一方を第１導電型ドレイン層と
し、他方を第１導電型ソース層とし、前記ゲート層周辺
部にガラスを埋め込んだ静電誘導型半導体装置の製造方
法において、フォトリソグラフィー技術による微細パタ
ーンを形成する工程の前に、ソース電極面よりも突出し
た前記ガラスの頂部を選択的にエッチング除去する工程
を付加したことを特徴とする静電誘導型半導体装置の製
造方法が得られる。 【００１０】 【発明の実施の形態】以下に、図面を参照しながら、本
発明を埋め込みゲート型静電誘導型トランジスタに適用
した際の実施形態について説明する。 【００１１】図１乃至図８は本発明の一実施形態による
ＳＩＴの製造工程を順に示す断面概略図である。尚、図
中、１，１′はＮ+ オーミック層、２はＮ- 型シリコン
基板（ドレイン層）、２′はＮ- 型シリコン基板（ソー
ス層）、３はＰ+ ゲート層、３′はＰ+ ゲート電極であ
る。 【００１２】図１において、基板の主表面全体に厚さ１
５μｍのポジ型レジストを塗布した後に、プリベークを
施す事によりポジ型レジスト膜６が形成される。 【００１３】図２において、基板の主表面全体をソース
電極面のＳｉＯ2 膜４が露出しないように全面露光を施
し、ポジ型レジスト現像液で現像し水洗をする。その
後、アフターベークを施すことによりポジ型レジスト膜
６′が形成される。 【００１４】図３において、ポジ型レジスト膜６′から
突出したガラス層５の頂部を緩衝フッ酸によって選択エ
ッチングする事によりソース電極面よりも頂部の低いガ
ラス層５′が形成される。 【００１５】図４において、硫酸と過酸化水素水の混合
液（硫酸：過酸化水素水＝１：１）により、ポジ型レジ
スト膜６′が剥離され取り除かれる。 【００１６】図５において、主基板表面全体にアルミ蒸
着を施す事によりアルミ膜７が形成され、その主基板表
面全体にポジ型レジストを塗布した後に、プリベークを
施す事によりポジ型レジスト膜８が形成される。 【００１７】図６において、マスク乾板９を用い、フォ
トリソグラフィー手法でポジ型レジスト膜８を選択的に
除去する事により、ソース電極部のレジスト膜８′及び
ゲート電極部のレジスト膜８″が形成される。 【００１８】図７において、レジスト膜８′，８″をマ
スクとして、ソース電極部とゲート電極部以外の部分の
アルミ膜７を選択的にエッチング除去する事により、ソ
ース電極部のアルミ膜７′及び、ゲート電極部のアルミ
膜７″が形成される。 【００１９】図８において、レジスト膜８′，８″を除
去することによりＳＩＴの所望の構造が得られる。 【００２０】このような本発明の実施例に係る静電誘導
型半導体装置の製造方法により製造されたＳＩＴ構造を
従来の製造方法のＳＩＴとを比較する。 【００２１】本実施形態によれば、従来に比べマスク乾
板とシリコン基板の密着性が向上したために、所望の微
細パターンを得る際のパターンのズレが無くなり、高精
度なＳＩＴを得られることになる。 【００２２】尚、本実施形態では静電誘電型トランジス
タに関する例を示したが、当然の事ながら静電誘導型サ
イリスタや他の埋め込み型ゲート構造素子への本発明の
適用が可能であることは言うまでもないことである。 【００２３】 【発明の効果】以上説明した様に、本発明によれば、ガ
ラス頂部をソース電極面よりも低くなるように選択的に
エッチングする事により、マスク乾板とシリコン基板の
密着性を向上させギャップを無くし、所望の微細パター
ンが形成可能な静電誘導型半導体装置の製造方法を提供
することが出来る。 【００２４】また、シリコン基板の割れやマスク乾板の
破損を防ぐことが可能な静電誘導型半導体装置の製造方
法を提供することが出来る。
【図面の簡単な説明】
【図１】本発明をＳＩＴに応用した時の実施形態を説明
するための断面概略図である。 【図２】本発明をＳＩＴに応用した時の実施形態を説明
するための断面概略図である。 【図３】本発明をＳＩＴに応用した時の実施形態を説明
するための断面概略図である。 【図４】本発明をＳＩＴに応用した時の実施形態を説明
するための断面概略図である。 【図５】本発明をＳＩＴに応用した時の実施形態を説明
するための断面概略図である。 【図６】本発明をＳＩＴに応用した時の実施形態を説明
するための断面概略図である。 【図７】本発明をＳＩＴに応用した時の実施形態を説明
するための断面概略図である。 【図８】本発明をＳＩＴに応用した時の実施形態を説明
するための断面概略図である。 【図９】従来のＳＩＴの製造工程を説明するための断面
概略図である。 【図１０】従来のＳＩＴの製造工程を説明するための断
面概略図である。 【図１１】従来のＳＩＴの製造工程を説明するための断
面概略図である。 【図１２】従来のＳＩＴの製造工程を説明するための断
面概略図である。 【符号の説明】 １ Ｎ+ オーミック層 １′ Ｎ+ オーミック層 ２ Ｎ- 型シリコン基板（ドレイン層） ２′ Ｎ- 型シリコン基板（ソース層） ３ Ｐ+ ゲート層 ３′ Ｐ+ ゲート電極 ４ ＳｉＯ2 膜 ５ ガラス層 ６ レジスト膜 ６′ レジスト膜 ７ アルミ膜 ７′ アルミ膜 ７″ アルミ膜 ８ レジスト膜 ８′ レジスト膜 ８″ レジスト膜 ９ マスク乾板
するための断面概略図である。 【図２】本発明をＳＩＴに応用した時の実施形態を説明
するための断面概略図である。 【図３】本発明をＳＩＴに応用した時の実施形態を説明
するための断面概略図である。 【図４】本発明をＳＩＴに応用した時の実施形態を説明
するための断面概略図である。 【図５】本発明をＳＩＴに応用した時の実施形態を説明
するための断面概略図である。 【図６】本発明をＳＩＴに応用した時の実施形態を説明
するための断面概略図である。 【図７】本発明をＳＩＴに応用した時の実施形態を説明
するための断面概略図である。 【図８】本発明をＳＩＴに応用した時の実施形態を説明
するための断面概略図である。 【図９】従来のＳＩＴの製造工程を説明するための断面
概略図である。 【図１０】従来のＳＩＴの製造工程を説明するための断
面概略図である。 【図１１】従来のＳＩＴの製造工程を説明するための断
面概略図である。 【図１２】従来のＳＩＴの製造工程を説明するための断
面概略図である。 【符号の説明】 １ Ｎ+ オーミック層 １′ Ｎ+ オーミック層 ２ Ｎ- 型シリコン基板（ドレイン層） ２′ Ｎ- 型シリコン基板（ソース層） ３ Ｐ+ ゲート層 ３′ Ｐ+ ゲート電極 ４ ＳｉＯ2 膜 ５ ガラス層 ６ レジスト膜 ６′ レジスト膜 ７ アルミ膜 ７′ アルミ膜 ７″ アルミ膜 ８ レジスト膜 ８′ レジスト膜 ８″ レジスト膜 ９ マスク乾板
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 第１導電型半導体層内に複数の第２導電
型のゲート層を埋め込んで、該複数の第２導電型のゲー
ト層を境にして、前記第１導電型半導体層の一方を第１
導電型ドレイン層とし、他方を第１導電型ソース層と
し、前記ゲート層周辺部にガラスを埋め込んだ静電誘導
型半導体装置の製造方法において、フォトリソグラフィ
ー技術による微細パターンを形成する工程の前に、ソー
ス電極面よりも突出した前記ガラスの頂部を選択的にエ
ッチング除去する工程を付加したことを特徴とする静電
誘導型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00991296A JP3463183B2 (ja) | 1996-01-24 | 1996-01-24 | 静電誘導型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00991296A JP3463183B2 (ja) | 1996-01-24 | 1996-01-24 | 静電誘導型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09205215A JPH09205215A (ja) | 1997-08-05 |
| JP3463183B2 true JP3463183B2 (ja) | 2003-11-05 |
Family
ID=11733325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00991296A Expired - Fee Related JP3463183B2 (ja) | 1996-01-24 | 1996-01-24 | 静電誘導型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3463183B2 (ja) |
-
1996
- 1996-01-24 JP JP00991296A patent/JP3463183B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09205215A (ja) | 1997-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030723 |
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