JPS59163601A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
- Publication number
- JPS59163601A JPS59163601A JP58036563A JP3656383A JPS59163601A JP S59163601 A JPS59163601 A JP S59163601A JP 58036563 A JP58036563 A JP 58036563A JP 3656383 A JP3656383 A JP 3656383A JP S59163601 A JPS59163601 A JP S59163601A
- Authority
- JP
- Japan
- Prior art keywords
- program
- cpu
- memory
- cpu21
- cpus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/058—Safety, monitoring
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Safety Devices In Control Systems (AREA)
- Retry When Errors Occur (AREA)
- Hardware Redundancy (AREA)
- Feedback Control In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、複数台の電動機の駆動制御を行なうプログラ
マブルコントローラに係り、特に、ＬＳＩ素子等で構成
されたＣＰＵ （中央演算制御装置）が故障時、そのバ
ックアップを安価な構成で実現できる信頼性の高いプロ
グラマブルコントローラに関するものである。
マブルコントローラに係り、特に、ＬＳＩ素子等で構成
されたＣＰＵ （中央演算制御装置）が故障時、そのバ
ックアップを安価な構成で実現できる信頼性の高いプロ
グラマブルコントローラに関するものである。
プログラマブルコントローラは、複数台設置された電動
機の運転指令等を高効率に行なう、いわゆるオートメー
ションシステム、を構成するための重要なコンーボーネ
ントである。このプログラマブルコントローラをささえ
る周辺装置としてコンピュータ（ＣＰＵ）があるが、プ
ログラマブルコントローラ（以下ＰＣと略す）は、その
ＣＰＵの故障に対するバックアップ機能を有しているの
が一般的であるが、従来のＰＣは正常運転用のＣＰＵと
は別に、ＰＣをバックアップする専用のＣＰＵを設け、
正常運転用のＣＰＵが故障するとバックアップ用ＣＰＵ
に切換える構成がとられている。
機の運転指令等を高効率に行なう、いわゆるオートメー
ションシステム、を構成するための重要なコンーボーネ
ントである。このプログラマブルコントローラをささえ
る周辺装置としてコンピュータ（ＣＰＵ）があるが、プ
ログラマブルコントローラ（以下ＰＣと略す）は、その
ＣＰＵの故障に対するバックアップ機能を有しているの
が一般的であるが、従来のＰＣは正常運転用のＣＰＵと
は別に、ＰＣをバックアップする専用のＣＰＵを設け、
正常運転用のＣＰＵが故障するとバックアップ用ＣＰＵ
に切換える構成がとられている。
ところが、このような構成によると、設備装置の制御に
必要な演算速度を有するＣＰＵが正常運転用とバックア
ップ用に２台必要となり、コスト高となる欠点があった
。
必要な演算速度を有するＣＰＵが正常運転用とバックア
ップ用に２台必要となり、コスト高となる欠点があった
。
第１図は前記した正常運転ＣＰＵと、それをバックアッ
プする専用のＣＰＵを別々に設けたプログラマブルコン
トローラの回路構成である。第１図において、１は正常
運転用ＣＰＵ１２はバックアップ用ＣＰＵで、メモリバ
スＭＢと入出力バスＢに接続しである。３はメモリで、
２台のＣＰＵＩ。
プする専用のＣＰＵを別々に設けたプログラマブルコン
トローラの回路構成である。第１図において、１は正常
運転用ＣＰＵ１２はバックアップ用ＣＰＵで、メモリバ
スＭＢと入出力バスＢに接続しである。３はメモリで、
２台のＣＰＵＩ。
２゛をメモリバスＭＢに接続変更するＣＰＵ切換器４を
介してメモリバスＭＢに接続しである。５は入出力ボー
トであって、やは９２台ＣＰＵＩ、２を入出力バスＢＫ
接続変更するＣＰＵ切換器４°を介して入出力バスＢに
接続しである。図示の如き構成で高価格となる部分はＣ
ＰＵＩ、２であシ、このＣＰＵＩ、２は演算能力に対す
る要求が大きくなるからである。
介してメモリバスＭＢに接続しである。５は入出力ボー
トであって、やは９２台ＣＰＵＩ、２を入出力バスＢＫ
接続変更するＣＰＵ切換器４°を介して入出力バスＢに
接続しである。図示の如き構成で高価格となる部分はＣ
ＰＵＩ、２であシ、このＣＰＵＩ、２は演算能力に対す
る要求が大きくなるからである。
すなわち、一般にプログラマブルコントローラはプログ
ラム全体を繰シ返えし実行するので、ＣＰＵに要求され
る演算速度は、プログラム全体の実行時間（スキャンニ
ング時間〉をプログラムワード数で割ったものとなる。
ラム全体を繰シ返えし実行するので、ＣＰＵに要求され
る演算速度は、プログラム全体の実行時間（スキャンニ
ング時間〉をプログラムワード数で割ったものとなる。
例えば、１０にワードのプログラムを２０ミリ秒のスキ
ャンニング時間で実行するには、ＣＰＵの一命令実行時
間は２マイクロ秒が要求される。この従来方式では正常
運転時は１台のＣＰＵで実行される。そのためには、高
速なバイポーラ素子を使用するが、チップ数は数個から
数十個必要となり、当然コスト高となる。
ャンニング時間で実行するには、ＣＰＵの一命令実行時
間は２マイクロ秒が要求される。この従来方式では正常
運転時は１台のＣＰＵで実行される。そのためには、高
速なバイポーラ素子を使用するが、チップ数は数個から
数十個必要となり、当然コスト高となる。
本発明の目的は、上記した従来技術の欠点をなくシ、従
来よシ安価にＣＰ［Ｊ故障時のバックアップ機能を有す
るＰＣを提供することＫある。
来よシ安価にＣＰ［Ｊ故障時のバックアップ機能を有す
るＰＣを提供することＫある。
本発明は、かかる目的を連成するために、正常運転を低
速安価なＣＰＵを複数個並列実行させることで行ない、
いずれかのＣＰＵが故障した場合はプログラムを部分変
更し、他のＣＰＵでバックアップできるようにしたもの
である。
速安価なＣＰＵを複数個並列実行させることで行ない、
いずれかのＣＰＵが故障した場合はプログラムを部分変
更し、他のＣＰＵでバックアップできるようにしたもの
である。
以下、第２図〜第７図に従って本発明の詳細な説明する
。第２図はプログラマブルコントローラの構成を示すブ
ロック図である。図中、１１．２１はＣＰＵを示し、正
常運転時にＣＰ Ｕｌｌが実行するプログラムを格納す
るのはメモリ１２で、ＣＰＵ２１が実行するプログラム
を格納するのはメモリ２２である。ＣＰＵＩＩ、２１と
メモリ１２．２２はタイムスライス方式のメモＩＪ ハ
ス（各ＣＰＵがバスを時分割に使用することで、バス使
用の競合が起きなくする方式）ＭＢで接続されており、
ＣＰＵＩ １． ＣＰＵ２１はおのおのメモリ１２．メ
モリ２２の両方をアクセスすることができる。このメモ
リバスＭＢ＋とけ別に入出力ボート用の入出力バスＢが
あり、この入出力バスＭＢには、ＣＰＵ１ｌとＣＰＵ２
１の両方からアクセスできる入出力ボート４０が接続さ
れている。
。第２図はプログラマブルコントローラの構成を示すブ
ロック図である。図中、１１．２１はＣＰＵを示し、正
常運転時にＣＰ Ｕｌｌが実行するプログラムを格納す
るのはメモリ１２で、ＣＰＵ２１が実行するプログラム
を格納するのはメモリ２２である。ＣＰＵＩＩ、２１と
メモリ１２．２２はタイムスライス方式のメモＩＪ ハ
ス（各ＣＰＵがバスを時分割に使用することで、バス使
用の競合が起きなくする方式）ＭＢで接続されており、
ＣＰＵＩ １． ＣＰＵ２１はおのおのメモリ１２．メ
モリ２２の両方をアクセスすることができる。このメモ
リバスＭＢ＋とけ別に入出力ボート用の入出力バスＢが
あり、この入出力バスＭＢには、ＣＰＵ１ｌとＣＰＵ２
１の両方からアクセスできる入出力ボート４０が接続さ
れている。
ＣＰ Ｕｌｌには故障検出器１３と、これが故障を検出
した時Ｃ）’Ｕｌｌを停止させる起動管理器１４、およ
びＣＰＵ１１のプログラムカウンタ設定器１５が接続さ
れている。ＣＰＵ２１にも同様に故障検出器２３、起動
管理器２４いプログラムカウンタ設定器２５が接続され
ている。また、故障を検出し、正常運転をバックアップ
運転に切９換える際は、他のＣＰＵを停止させ、プログ
ラムカウンタを設定して再起動するので、各故障検出器
は他方の起動管理器。
した時Ｃ）’Ｕｌｌを停止させる起動管理器１４、およ
びＣＰＵ１１のプログラムカウンタ設定器１５が接続さ
れている。ＣＰＵ２１にも同様に故障検出器２３、起動
管理器２４いプログラムカウンタ設定器２５が接続され
ている。また、故障を検出し、正常運転をバックアップ
運転に切９換える際は、他のＣＰＵを停止させ、プログ
ラムカウンタを設定して再起動するので、各故障検出器
は他方の起動管理器。
プログラムカウンタ設定器も制御できるよう接続されて
いる。また、この切シ換えには、メモリ１２゜２２中の
プログラム変更が必要なので、プログラム変更器３０が
メモリバスに接続されている。
いる。また、この切シ換えには、メモリ１２゜２２中の
プログラム変更が必要なので、プログラム変更器３０が
メモリバスに接続されている。
次に第２図の回路における正常運転からバックアップ運
転への切り換え手順を説明する。正常運転時のプログラ
ム実行状態を示したのが第３図でおる。第３図に示すよ
うに、名メモリ中のプログラムの最後はプログラム先頭
へのジャンプ命令となっている。ＣＰＵはこのプログラ
ムを上から順に実行し、先頭へのジャンプ命令で先頭に
戻シ、繰多返し実行する。これを２台のＣＰＵがそれぞ
れ行なっている。
転への切り換え手順を説明する。正常運転時のプログラ
ム実行状態を示したのが第３図でおる。第３図に示すよ
うに、名メモリ中のプログラムの最後はプログラム先頭
へのジャンプ命令となっている。ＣＰＵはこのプログラ
ムを上から順に実行し、先頭へのジャンプ命令で先頭に
戻シ、繰多返し実行する。これを２台のＣＰＵがそれぞ
れ行なっている。
第４図は前述の状態でＣＰＵＩＩが故障し、ＣＰＵ２１
によるバックアップ運転に切り換える際の手順を示した
ものである。すなわち、ＣＰＵ１１の故障を故障検出器
１３が検出すると、ＣＰＵ１１を停止させるだめの信号
を起動管理器１４に送シ、さらに他ＣＰＵの起動管理器
２４にＣＰＵ２１のサイクル停止（プログラム最後迄実
行し、そこで停止する）信号を送る。ＣＰＵ２１が停止
したら、プログラムの変更を行う。変更内容は、メモリ
１２のプログラムの最後にあるジャンプ命令のジャンプ
先を、メモリ１２のプログラム先頭からメモリ２２のプ
ログラム先頭にすることと、メモリ２２のプログラムの
最後にあるジャンプ命令のジャンプ先をメモリ２２のプ
ログラム先頭からメモリ１２のプログラム先頭にするこ
とである。この変更は、故障検出器１１がプログラム変
更器３０に変更信号を出し、プログラム変更器がメモリ
内容を書きかえることで行う。このプログラム変更が終
了したらプログラムカウンタ設定器２５によりＣＰＵ２
１のプログラムカウンタをメモリ１２のプログラム先頭
アドレスに設定する。
によるバックアップ運転に切り換える際の手順を示した
ものである。すなわち、ＣＰＵ１１の故障を故障検出器
１３が検出すると、ＣＰＵ１１を停止させるだめの信号
を起動管理器１４に送シ、さらに他ＣＰＵの起動管理器
２４にＣＰＵ２１のサイクル停止（プログラム最後迄実
行し、そこで停止する）信号を送る。ＣＰＵ２１が停止
したら、プログラムの変更を行う。変更内容は、メモリ
１２のプログラムの最後にあるジャンプ命令のジャンプ
先を、メモリ１２のプログラム先頭からメモリ２２のプ
ログラム先頭にすることと、メモリ２２のプログラムの
最後にあるジャンプ命令のジャンプ先をメモリ２２のプ
ログラム先頭からメモリ１２のプログラム先頭にするこ
とである。この変更は、故障検出器１１がプログラム変
更器３０に変更信号を出し、プログラム変更器がメモリ
内容を書きかえることで行う。このプログラム変更が終
了したらプログラムカウンタ設定器２５によりＣＰＵ２
１のプログラムカウンタをメモリ１２のプログラム先頭
アドレスに設定する。
そして、最後に起動管理器２４がＣＰＵ２１を起動すれ
ば、ＣＰＵ２１によるバックアップ運転が開始される。
ば、ＣＰＵ２１によるバックアップ運転が開始される。
バックアップ運転時のプログラム実行状態は第５図に示
すように、まずメモリ１２のプログラムが実行され、次
にメモリ２２のプログラムの実行に移り、終了するとメ
モリ１２のプログラムに戻る形となる。このように正常
時は２台のＣＰＵが並行に実行していたプログラムを一
方のＣＰＵ故障時は、他方のＣＰＵが両方のプログラム
を交互に実行することでバックアップ運転を行う。
すように、まずメモリ１２のプログラムが実行され、次
にメモリ２２のプログラムの実行に移り、終了するとメ
モリ１２のプログラムに戻る形となる。このように正常
時は２台のＣＰＵが並行に実行していたプログラムを一
方のＣＰＵ故障時は、他方のＣＰＵが両方のプログラム
を交互に実行することでバックアップ運転を行う。
次に本発明の他の実施例を第６図、第７図に示し説明す
る。
る。
第６図は、故障検出器３３．起動管理器３４．プログラ
ムカウンタ設定器３５をＣＰＵＩＩ、２１毎に設けるの
ではなく、共通化した構成を示している。このようにし
ても正常運転からバックアップ運転への切シ換えは先に
示した手順と同様に行うことができる。
ムカウンタ設定器３５をＣＰＵＩＩ、２１毎に設けるの
ではなく、共通化した構成を示している。このようにし
ても正常運転からバックアップ運転への切シ換えは先に
示した手順と同様に行うことができる。
第７図はさらに別の実施例を示したもので、プログラム
変更を正常なＣＰＵを使用して行う方式の構成である。
変更を正常なＣＰＵを使用して行う方式の構成である。
この場合、プログラム変更器はなく、その代りにプログ
ラム変更プログラムが格納されているメモリ５０をメモ
リバスに接続して構成しである。この構成でのプログラ
ム変更は、正常なＣＰＵにこのプログラム変更プログラ
ムを実行させ、ＣＰＵがメモリ１２．メモリ２２を書、
きかえることで行なう。
ラム変更プログラムが格納されているメモリ５０をメモ
リバスに接続して構成しである。この構成でのプログラ
ム変更は、正常なＣＰＵにこのプログラム変更プログラ
ムを実行させ、ＣＰＵがメモリ１２．メモリ２２を書、
きかえることで行なう。
また、先の実施例ではメモリバスＭＢ、入出力バスＢを
別に設け、タイムスライス方式で複数のＣＰＵが複数の
メモリと入出力ボートを相互にアクセスできるようにし
ているが、メモリバスＭＢと入出力バスＢを共通にして
もよいし、タイムスライス方式以外のバス管理機構によ
って複数のＣＰＵのバス占有管理を行うこともできる。
別に設け、タイムスライス方式で複数のＣＰＵが複数の
メモリと入出力ボートを相互にアクセスできるようにし
ているが、メモリバスＭＢと入出力バスＢを共通にして
もよいし、タイムスライス方式以外のバス管理機構によ
って複数のＣＰＵのバス占有管理を行うこともできる。
これラハス方式については、通常のマルチＣＰＵバス方
式を使用することができる。
式を使用することができる。
さらにまた、ＣＰＵ０数についてはこれまで示した２台
に限らず、３台以上にすることもできる。
に限らず、３台以上にすることもできる。
この場合も、いずれかのＣＰＵが故障したら、残りのＣ
ＰＵが故障ＣＰＵのプログラムを実行することでそのバ
ックアップを可能としている。
ＰＵが故障ＣＰＵのプログラムを実行することでそのバ
ックアップを可能としている。
゛上述の本発明の実施例と、従来構成との価格差が生じ
るのはＣＰＵの部分であるが、各々のＣＰＵに価格に差
があるのはＣＰｔＪの演算能力に対する要求が大きくな
るためである。すなわち、従来方式では正常運転時は１
台のＣＰＵで実行されるのに対し、本発明の実施例では
複数台（実施例では２台）のＣＰＵでプログラム全体を
分割して実行するので、ＣＰＵの一命令実行時間はＣＰ
Ｕ０数に比例して長く、いわゆる低速、安価なＣＰＵで
も従来方式と同様の機能が得られる。そして本実施例に
よればＣＰＵを低価格なＭＯＳ型の１チツプＬＳＩで実
現でき、小型コンパクト設計も可能である。
るのはＣＰＵの部分であるが、各々のＣＰＵに価格に差
があるのはＣＰｔＪの演算能力に対する要求が大きくな
るためである。すなわち、従来方式では正常運転時は１
台のＣＰＵで実行されるのに対し、本発明の実施例では
複数台（実施例では２台）のＣＰＵでプログラム全体を
分割して実行するので、ＣＰＵの一命令実行時間はＣＰ
Ｕ０数に比例して長く、いわゆる低速、安価なＣＰＵで
も従来方式と同様の機能が得られる。そして本実施例に
よればＣＰＵを低価格なＭＯＳ型の１チツプＬＳＩで実
現でき、小型コンパクト設計も可能である。
以上の説明からも明らかなように本発明によれば、正常
運転時に使用する低速安価なＣＰ’Ｕを複数個並列実行
させる構成とし、いずれかのＣＰＵが故障した場合のバ
ックアップを他の正常なＣＰＵに切換え接続し、そのＣ
ＰＵ本来のプログラムと故障したＣＰＵのグログラムの
両方を実行させるようにしたものであるから、従来のよ
うに正常運転時に使用されないバックアップ用のＣＰＵ
を別途設ける必要がなく、安価なプログラマブルコント
ローラを得ることができる。
運転時に使用する低速安価なＣＰ’Ｕを複数個並列実行
させる構成とし、いずれかのＣＰＵが故障した場合のバ
ックアップを他の正常なＣＰＵに切換え接続し、そのＣ
ＰＵ本来のプログラムと故障したＣＰＵのグログラムの
両方を実行させるようにしたものであるから、従来のよ
うに正常運転時に使用されないバックアップ用のＣＰＵ
を別途設ける必要がなく、安価なプログラマブルコント
ローラを得ることができる。
第１図は従来のプログラマブルコントローラ構成を示す
ブロック図、第２図は本発明の一実施例を示すプログラ
マブルコントローラのブロック図、第３図は第２図の回
路における正常運転時のプログラム実行状態を示す図、
第４図はバックアップ運転への切換え手順を示す７０チ
ヤート、第５図はバックアップ運転時のプログラム実行
状態を示す図、第６図、第７図は本発明の他の実施例を
示すプログラマブルコントローラのブロック図である。 １１ 、２１・・−ＣＰＵ、１２．２２・・・プログラ
ムメモリ、１３ 、２３ 、３３・・・故障検出器、１
４ 、２４ 、３４・・・起動管理器、１５．２５．３
５・・・プログラムカウンタ設定器、３０・・・プログ
ラム変換器、４０・・・入出力ボート、５ｏ・・・プロ
グラム変更メモリ、６４・・・ＣＰＵ切換え器。 代理人 弁理士 秋 本 正 実第１図 第２図 第 ３ 図 （％ｔ１１２□） （＞七ｊ１２） ＣＰｔＪ１１μｍ資灯
（ｐＬＪ ２１か“央灯第４図 第５図 第６図 第７図
ブロック図、第２図は本発明の一実施例を示すプログラ
マブルコントローラのブロック図、第３図は第２図の回
路における正常運転時のプログラム実行状態を示す図、
第４図はバックアップ運転への切換え手順を示す７０チ
ヤート、第５図はバックアップ運転時のプログラム実行
状態を示す図、第６図、第７図は本発明の他の実施例を
示すプログラマブルコントローラのブロック図である。 １１ 、２１・・−ＣＰＵ、１２．２２・・・プログラ
ムメモリ、１３ 、２３ 、３３・・・故障検出器、１
４ 、２４ 、３４・・・起動管理器、１５．２５．３
５・・・プログラムカウンタ設定器、３０・・・プログ
ラム変換器、４０・・・入出力ボート、５ｏ・・・プロ
グラム変更メモリ、６４・・・ＣＰＵ切換え器。 代理人 弁理士 秋 本 正 実第１図 第２図 第 ３ 図 （％ｔ１１２□） （＞七ｊ１２） ＣＰｔＪ１１μｍ資灯
（ｐＬＪ ２１か“央灯第４図 第５図 第６図 第７図
Claims (1)
- メモリバスに接続されて被制御設備を制御するプログラ
ムを格納するメモリと、該プログラムメモリに格納され
たプログラムを読出し実行するメモリバス、入出力バス
に接続された中央演算制御装置（ＣＰＵ）と、前記入出
力バスに接続され、前記ＣＰ Ｕでアクセスされる入出
力ボートを備え、Ｃ’ＰＵのバックアップ機能を有した
プログラマブルコントローラにおいて、前記プログラム
に浴って被制御設備を制御する複数台のＣＰＵと、各Ｃ
ＰＵの故障を検出する検出器と、該故障検出器の出力信
号によって故障ＣＰＵを停止すると共に、別の正常なＣ
ＰＵを起動するＣＰＵ起動管理器と、前記ＣＰＵのプロ
グラムカウンタを設定することによりＣＰＵ起動の際の
先頭プログラムアドレスを指定できるプログラムカウン
タ設定器と、各ＣＰＵが実行するプログラムの一部を変
更するプログラム変更器とから成り、いずれかのＣＰＵ
が故障した場合に、他のＣＰ、Ｕで故障ＣＰＵのプログ
ラムを実行するように構成したことを特徴とするプログ
ラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036563A JPS59163601A (ja) | 1983-03-08 | 1983-03-08 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036563A JPS59163601A (ja) | 1983-03-08 | 1983-03-08 | プログラマブルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59163601A true JPS59163601A (ja) | 1984-09-14 |
Family
ID=12473223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58036563A Pending JPS59163601A (ja) | 1983-03-08 | 1983-03-08 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163601A (ja) |
-
1983
- 1983-03-08 JP JP58036563A patent/JPS59163601A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5437033A (en) | System for recovery from a virtual machine monitor failure with a continuous guest dispatched to a nonguest mode | |
| KR0147063B1 (ko) | 저전력 모드를 갖는 디지탈 전산 시스템 | |
| US5764882A (en) | Multiprocessor system capable of isolating failure processor based on initial diagnosis result | |
| JPS61156338A (ja) | マルチプロセツサシステム | |
| JP2002215597A (ja) | マルチプロセッサ装置 | |
| JPS61182160A (ja) | デ−タ処理装置 | |
| JPS59163601A (ja) | プログラマブルコントロ−ラ | |
| JPH0766368B2 (ja) | ブ−トプロセツサ決定方式 | |
| JPS6113626B2 (ja) | ||
| JP2682707B2 (ja) | プログラマブル制御装置 | |
| JPH09190401A (ja) | 周辺モジュールおよびマイクロプロセッサ・システム | |
| JPH01137359A (ja) | プロセッサの制御方法 | |
| JP3087477B2 (ja) | コンピュータシステム | |
| JPH04324569A (ja) | マルチプロセッサシステム | |
| JPS6292045A (ja) | 初期プログラムロ−ド制御方式 | |
| JPH0855040A (ja) | システム運転方法 | |
| JPS6252642A (ja) | マイクロプロセツサ | |
| JPH0285934A (ja) | エミュレータ | |
| JPH04296938A (ja) | コンピュータ装置 | |
| JPH06161974A (ja) | マルチｃｐｕボードの診断方法 | |
| JPS62197834A (ja) | マイクロプログラム制御装置 | |
| JPS62243498A (ja) | 主記憶装置管理方式 | |
| JPH10247185A (ja) | プロセッサの故障診断方式 | |
| JPS626335A (ja) | デ−タ処理システム | |
| JPH09152978A (ja) | 情報処理装置の再開処理システム |