JPH0855040A - システム運転方法 - Google Patents
システム運転方法Info
- Publication number
- JPH0855040A JPH0855040A JP6185798A JP18579894A JPH0855040A JP H0855040 A JPH0855040 A JP H0855040A JP 6185798 A JP6185798 A JP 6185798A JP 18579894 A JP18579894 A JP 18579894A JP H0855040 A JPH0855040 A JP H0855040A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- cpu
- sub
- main
- main processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Hardware Redundancy (AREA)
Abstract
(57)【要約】
【目的】 メインプロセッサの障害時に、サブプロセッ
サが処理を代行してシステムの運転を続行する。 【構成】 サブＣＰＵ−Ｃ１０は、メインＣＰＵ−Ａ１
の状態を監視し、異状を検出すると、メインＣＰＵ−Ａ
１とサブＣＰＵ−Ｂ４を停止する。そして、自身のバス
１１とディスクバス８を電気的に接続しておいて、自ら
をソフトリセットする。これにより、障害時用の初期化
プログラムが、ディスク装置９から障害時用のオペレー
ティングシステムを読み出してメモリ１２にロードす
る。以後は、このオペレーティングシステムがＣＰＵ−
Ｃ１０によって実行され、システムはＣＰＵ−Ｃ単独で
運転される構成である。
サが処理を代行してシステムの運転を続行する。 【構成】 サブＣＰＵ−Ｃ１０は、メインＣＰＵ−Ａ１
の状態を監視し、異状を検出すると、メインＣＰＵ−Ａ
１とサブＣＰＵ−Ｂ４を停止する。そして、自身のバス
１１とディスクバス８を電気的に接続しておいて、自ら
をソフトリセットする。これにより、障害時用の初期化
プログラムが、ディスク装置９から障害時用のオペレー
ティングシステムを読み出してメモリ１２にロードす
る。以後は、このオペレーティングシステムがＣＰＵ−
Ｃ１０によって実行され、システムはＣＰＵ−Ｃ単独で
運転される構成である。
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサが協
調して働くシステムに係り、特に、メインプロセッサが
他のプロセッサに比べて複雑で規模が大きい為に、他の
プロセッサよりも故障率が非常に高いようなシステムに
おいて、メインプロセッサの障害時に他のプロセッサが
処理を代行するシステムに関する。
調して働くシステムに係り、特に、メインプロセッサが
他のプロセッサに比べて複雑で規模が大きい為に、他の
プロセッサよりも故障率が非常に高いようなシステムに
おいて、メインプロセッサの障害時に他のプロセッサが
処理を代行するシステムに関する。
【０００２】
【従来の技術】大型コンピュータシステムでは、プロセ
ッサの障害によるシステムダウンに備えて、プロセッサ
を含むすべての資源を２重化しておき、一方のプロセッ
サに障害が発生したとき、他方のプロセッサに処理を引
き継いで、システムダウンを防止するようにしたシステ
ムもある。
ッサの障害によるシステムダウンに備えて、プロセッサ
を含むすべての資源を２重化しておき、一方のプロセッ
サに障害が発生したとき、他方のプロセッサに処理を引
き継いで、システムダウンを防止するようにしたシステ
ムもある。
【０００３】また、中規模以上のコンピュータでは、全
体の制御やプログラムを実行するメインプロセッサと、
演算やＩＯ制御を受持つ複数のサブプロセッサとを備え
たものが多い。このようなコンピュータにおける障害対
策としては、例えば、特公平４−１３７０４７号公報に
記載されたものがある。これは、全体の制御とプログラ
ムを実行する管理プロセッサと、演算を実行する複数の
演算プロセッサとを接続し、管理プロセッサが故障した
場合、管理プロセッサ自身が故障信号を出力するように
し、演算プロセッサは、その故障信号を認識する認識部
と、自らが管理プロセッサを代替するか判断する代替認
識部と、管理プロセッサの代替となる処理を決定する代
替機能部と、代替処理を実行する処理代替部とを備えた
ものである。そして、管理プロセッサが故障した場合、
演算プロセッサのいずれかが代替し、さらに代替した演
算プロセッサが故障すると、別の演算プロセッサが処理
を引き継いで実行するものである。
体の制御やプログラムを実行するメインプロセッサと、
演算やＩＯ制御を受持つ複数のサブプロセッサとを備え
たものが多い。このようなコンピュータにおける障害対
策としては、例えば、特公平４−１３７０４７号公報に
記載されたものがある。これは、全体の制御とプログラ
ムを実行する管理プロセッサと、演算を実行する複数の
演算プロセッサとを接続し、管理プロセッサが故障した
場合、管理プロセッサ自身が故障信号を出力するように
し、演算プロセッサは、その故障信号を認識する認識部
と、自らが管理プロセッサを代替するか判断する代替認
識部と、管理プロセッサの代替となる処理を決定する代
替機能部と、代替処理を実行する処理代替部とを備えた
ものである。そして、管理プロセッサが故障した場合、
演算プロセッサのいずれかが代替し、さらに代替した演
算プロセッサが故障すると、別の演算プロセッサが処理
を引き継いで実行するものである。
【０００４】
【発明が解決しようとする課題】すべての資源を２重化
して持つようにすると、ハードウェアの規模が大きくな
り、設置面積や消費電力が大きくなる上に、価格も高く
なりすぎてしまう。
して持つようにすると、ハードウェアの規模が大きくな
り、設置面積や消費電力が大きくなる上に、価格も高く
なりすぎてしまう。
【０００５】また、前述した公報に記載のものでは、管
理プロセッサの持つ故障管理機能と同等の機能を、各演
算プロセッサに持たせる必要があり、凡用プロセッサが
使いにくくなる。従って、演算プロセッサも管理プロセ
ッサと同様に高機能なものとなり、高価になってしまう
問題がある。
理プロセッサの持つ故障管理機能と同等の機能を、各演
算プロセッサに持たせる必要があり、凡用プロセッサが
使いにくくなる。従って、演算プロセッサも管理プロセ
ッサと同様に高機能なものとなり、高価になってしまう
問題がある。
【０００６】
【課題を解決するための手段】本発明では、複雑で規模
が大きいメインプロセッサと、該メインプロセッサより
規模及び能力が劣るサブプロセッサとが協調して動作す
るシステムにおいて、前記メインプロセッサの障害時
に、前記メインプロセッサにはあるが前記サブプロセッ
サにはない機能をソフトウェアによって代行するオペレ
ーティングシステムを前記サブプロセッサに導入し、前
記メインプロセッサを切り離して、前記サブプロセッサ
によってシステムを運転するようにしている。
が大きいメインプロセッサと、該メインプロセッサより
規模及び能力が劣るサブプロセッサとが協調して動作す
るシステムにおいて、前記メインプロセッサの障害時
に、前記メインプロセッサにはあるが前記サブプロセッ
サにはない機能をソフトウェアによって代行するオペレ
ーティングシステムを前記サブプロセッサに導入し、前
記メインプロセッサを切り離して、前記サブプロセッサ
によってシステムを運転するようにしている。
【０００７】また、前記サブプロセッサは、各種の入出
力装置を制御する入出力制御プロセッサであって複数設
けられ、その内の１つのサブプロセッサが、前記メイン
プロセッサの動作状態を監視し、障害発生時に前記メイ
ンプロセッサを切り離しておいて、前記メインプロセッ
サの処理を代行するものである。
力装置を制御する入出力制御プロセッサであって複数設
けられ、その内の１つのサブプロセッサが、前記メイン
プロセッサの動作状態を監視し、障害発生時に前記メイ
ンプロセッサを切り離しておいて、前記メインプロセッ
サの処理を代行するものである。
【０００８】
【作用】本発明では、複雑で規模が大きいために故障率
の高いメインプロセッサに障害が発生すると、メインプ
ロセッサ独自の機能を、ソフトウェアで代行するオペレ
ーティングシステムをサブプロセッサに導入し、メイン
プロセッサに代えて、サブプロセッサによってシステム
を運転する。
の高いメインプロセッサに障害が発生すると、メインプ
ロセッサ独自の機能を、ソフトウェアで代行するオペレ
ーティングシステムをサブプロセッサに導入し、メイン
プロセッサに代えて、サブプロセッサによってシステム
を運転する。
【０００９】
【実施例】図３は、実施例の構成を示すブロック図であ
り、３つのプロセッサ（以下、ＣＰＵと呼ぶ）がメイン
バス２を介して結合されている。１はアプリケーション
プログラムを実行するメインＣＰＵ−Ａであり、メイン
バス２を介してメモリ３が接続されている。４は周辺入
出力装置（以下、Ｉ／Ｏと呼ぶ）を制御する専用のＣＰ
Ｕ−Ｂであり、専用のローカルバス５を持ち、メモリ６
及びＩ／Ｏ制御７のハードウェア資源と接続されてい
る。Ｉ／Ｏ制御７にはさらに、ディスクバス８を介して
ディスク装置９が接続されている。
り、３つのプロセッサ（以下、ＣＰＵと呼ぶ）がメイン
バス２を介して結合されている。１はアプリケーション
プログラムを実行するメインＣＰＵ−Ａであり、メイン
バス２を介してメモリ３が接続されている。４は周辺入
出力装置（以下、Ｉ／Ｏと呼ぶ）を制御する専用のＣＰ
Ｕ−Ｂであり、専用のローカルバス５を持ち、メモリ６
及びＩ／Ｏ制御７のハードウェア資源と接続されてい
る。Ｉ／Ｏ制御７にはさらに、ディスクバス８を介して
ディスク装置９が接続されている。
【００１０】また、メインバス２にはＣＰＵ−Ｃ１０が
接続されている。これは、Ｉ／Ｏ制御用のＣＰＵである
が、制御対象がＣＰＵ−Ｂ４とは異なり、ワークステー
ションやプリンタである。ＣＰＵ−Ｃ１０はローカルバ
ス１１を持ち、メモリ１２とＩ／Ｏ制御１３のハードウ
ェア資源が接続されている。Ｉ／Ｏ制御１３には、ワー
クバス１４とプリンタバス１５が接続され、それぞれに
ワークステーション１６とプリンタ１７が接続されてい
る。
接続されている。これは、Ｉ／Ｏ制御用のＣＰＵである
が、制御対象がＣＰＵ−Ｂ４とは異なり、ワークステー
ションやプリンタである。ＣＰＵ−Ｃ１０はローカルバ
ス１１を持ち、メモリ１２とＩ／Ｏ制御１３のハードウ
ェア資源が接続されている。Ｉ／Ｏ制御１３には、ワー
クバス１４とプリンタバス１５が接続され、それぞれに
ワークステーション１６とプリンタ１７が接続されてい
る。
【００１１】本実施例では、ＣＰＵ−Ａ１はＥＣＬ基板
数枚で構成されていて、高速、高機能であるが、部品点
数が多く構成が複雑である。そのため、他のサブＣＰＵ
であるＣＰＵ−Ｂ４やＣＰＵ−Ｃ１０よりも障害の発生
率が非常に高い。
数枚で構成されていて、高速、高機能であるが、部品点
数が多く構成が複雑である。そのため、他のサブＣＰＵ
であるＣＰＵ−Ｂ４やＣＰＵ−Ｃ１０よりも障害の発生
率が非常に高い。
【００１２】図２にＣＰＵ−Ａ１とＣＰＵ−Ｂ１０のハ
ードウェア仕様を示す。処理目的に応じて、処理能力や
数値演算能力が異なっている。図４は、障害発生時のシ
ステム構成を示している。本実施例では、ＣＰＵ−Ａ１
に障害が発生した場合、ＣＰＵ−Ｃ１０が単独でシステ
ムを運転するようにしている。
ードウェア仕様を示す。処理目的に応じて、処理能力や
数値演算能力が異なっている。図４は、障害発生時のシ
ステム構成を示している。本実施例では、ＣＰＵ−Ａ１
に障害が発生した場合、ＣＰＵ−Ｃ１０が単独でシステ
ムを運転するようにしている。
【００１３】以下、障害時の処理を、図１のフローチャ
ートに従って説明する。すでに述べたように、本実施例
では、ＣＰＵ−Ａ１の障害発生率が高いので、ＣＰＵ−
Ｃ１０が、ＣＰＵ−Ａ１の動作状態を監視し、障害発生
を検出すると直ちに処理を代行するようにしている。こ
の動作状態を監視する方法としては、例えば、ＣＰＵ−
Ａ１が、特定のメモリアドレスの数値を所定の周期でイ
ンクリメントするようにしておき、ＣＰＵ−Ｃ１０が、
同じ周期でそのアドレスの数値をＤＭＡ転送により読み
出し、前回の数値と比較して、正しくインクリメントが
行われたか否かにより、ＣＰＵ−Ａ１が正常に動作して
いるか否かを判断する。
ートに従って説明する。すでに述べたように、本実施例
では、ＣＰＵ−Ａ１の障害発生率が高いので、ＣＰＵ−
Ｃ１０が、ＣＰＵ−Ａ１の動作状態を監視し、障害発生
を検出すると直ちに処理を代行するようにしている。こ
の動作状態を監視する方法としては、例えば、ＣＰＵ−
Ａ１が、特定のメモリアドレスの数値を所定の周期でイ
ンクリメントするようにしておき、ＣＰＵ−Ｃ１０が、
同じ周期でそのアドレスの数値をＤＭＡ転送により読み
出し、前回の数値と比較して、正しくインクリメントが
行われたか否かにより、ＣＰＵ−Ａ１が正常に動作して
いるか否かを判断する。
【００１４】ＣＰＵ−Ｃ１０は、ＣＰＵ−Ａ１の異状を
検出すると、図１に示すように、ＣＰＵ−Ａ１とＣＰＵ
−Ｂ４を停止する。そして、自身のバス１１とディスク
バス８を電気的に接続し、ＣＰＵ−Ｂ４が制御していた
ディスク装置９を、ＣＰＵ−Ｃ１０が制御できるように
する。次に、メインバス２を切り離しておいて、ＣＰＵ
−Ｃ１０は自身をソフトリセットする。これによりＣＰ
Ｕ−Ｃ１０は、電源投入時のハードリセットとは異なる
アドレスから、処理を開始するようになっている。そし
て、そのアドレスに存在する障害時用の初期化プログラ
ムにより、障害時用のオペレーティングシステムが、デ
ィスクバス８を介してディスク装置９から読み出され、
メモリ１２にロードされる。以後、ロードされたオペレ
ーティングシステムがＣＰＵ−Ｃ１０によって実行され
て、本システムはＣＰＵ−Ｃ１０単独で運転される。
検出すると、図１に示すように、ＣＰＵ−Ａ１とＣＰＵ
−Ｂ４を停止する。そして、自身のバス１１とディスク
バス８を電気的に接続し、ＣＰＵ−Ｂ４が制御していた
ディスク装置９を、ＣＰＵ−Ｃ１０が制御できるように
する。次に、メインバス２を切り離しておいて、ＣＰＵ
−Ｃ１０は自身をソフトリセットする。これによりＣＰ
Ｕ−Ｃ１０は、電源投入時のハードリセットとは異なる
アドレスから、処理を開始するようになっている。そし
て、そのアドレスに存在する障害時用の初期化プログラ
ムにより、障害時用のオペレーティングシステムが、デ
ィスクバス８を介してディスク装置９から読み出され、
メモリ１２にロードされる。以後、ロードされたオペレ
ーティングシステムがＣＰＵ−Ｃ１０によって実行され
て、本システムはＣＰＵ−Ｃ１０単独で運転される。
【００１５】ところで、図２に示すように、ＣＰＵ−Ｃ
１０には、ＣＰＵ−Ａ１に備わっている６４ｂｉｔ演算
機能がない。そこで、この演算をＣＰＵ−Ｃ１０で実行
する場合は、オペレーティングシステムがこの命令をト
ラップし、通常命令を組み合わせたソフトウェア処理に
より、代行するようにしている。
１０には、ＣＰＵ−Ａ１に備わっている６４ｂｉｔ演算
機能がない。そこで、この演算をＣＰＵ−Ｃ１０で実行
する場合は、オペレーティングシステムがこの命令をト
ラップし、通常命令を組み合わせたソフトウェア処理に
より、代行するようにしている。
【００１６】なお、本実施例では、３つのＣＰＵからな
るシステムについて述べたが、２つのＣＰＵで構成され
るシステム、即ち、一方のＣＰＵがアプリケーション実
行用のメインＣＰＵであり、他方が、ディスク装置やワ
ークステーションなどをまとめて制御するＩ／Ｏ制御用
のＣＰＵである場合にも、このＩ／Ｏ制御用のＣＰＵ
が、メインＣＰＵ障害時に、処理を代行するように構成
することも可能である。
るシステムについて述べたが、２つのＣＰＵで構成され
るシステム、即ち、一方のＣＰＵがアプリケーション実
行用のメインＣＰＵであり、他方が、ディスク装置やワ
ークステーションなどをまとめて制御するＩ／Ｏ制御用
のＣＰＵである場合にも、このＩ／Ｏ制御用のＣＰＵ
が、メインＣＰＵ障害時に、処理を代行するように構成
することも可能である。
【００１７】
【発明の効果】メインプロセッサ障害時に、Ｉ／Ｏ制御
用のサブプロセッサによってシステムの運転を続行でき
るので、高価なメインプロセッサを２重に装備する必要
がなく、システムを安価に構築できる。
用のサブプロセッサによってシステムの運転を続行でき
るので、高価なメインプロセッサを２重に装備する必要
がなく、システムを安価に構築できる。
【００１８】また、メインプロセッサにはあるが、サブ
プロセッサにはない機能をソフトウェア処理によって代
行するので、サブプロセッサを高機能にする必要がな
い。その為、サブプロセッサの構成を単純にして安価に
できると共に、プロセッサの故障率が低下するので、シ
ステムの信頼性が増す。
プロセッサにはない機能をソフトウェア処理によって代
行するので、サブプロセッサを高機能にする必要がな
い。その為、サブプロセッサの構成を単純にして安価に
できると共に、プロセッサの故障率が低下するので、シ
ステムの信頼性が増す。
【図１】実施例における障害発生時の処理手順を示すフ
ローチャートである。
ローチャートである。
【図２】実施例のプロセッサのハードウェア仕様を示す
図である。
図である。
【図３】実施例の通常動作時におけるシステム構成を示
す図である。
す図である。
【図４】実施例の障害時のシステム構成を示す図であ
る。
る。
１ ＣＰＵ−Ａ ２ メインバス ４ ＣＰＵ−Ｂ ８ ディスクバス ９ ディスク装置 １０ ＣＰＵ−Ｃ １１ バス １２ メモリ
Claims (2)
- 【請求項１】 複雑で規模が大きいメインプロセッサ
と、該メインプロセッサよりも規模及び能力が劣るサブ
プロセッサとが協調して動作するシステムにおいて、前
記メインプロセッサの障害時に、前記メインプロセッサ
にはあるが前記サブプロセッサにはない機能をソフトウ
ェアによって代行するオペレーティングシステムを前記
サブプロセッサに導入し、前記メインプロセッサを切り
離して、前記サブプロセッサによってシステムを運転す
ることを特徴とするシステム運転方法。 - 【請求項２】 前記サブプロセッサは、各種の入出力装
置を制御する入出力制御プロセッサであって複数設けら
れ、その内の１つのサブプロセッサが、前記メインプロ
セッサの動作状態を監視し、障害発生時に前記メインプ
ロセッサを切り離しておいて、前記メインプロセッサの
処理を代行することを特徴とする請求項１記載のシステ
ム運転方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6185798A JPH0855040A (ja) | 1994-08-08 | 1994-08-08 | システム運転方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6185798A JPH0855040A (ja) | 1994-08-08 | 1994-08-08 | システム運転方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855040A true JPH0855040A (ja) | 1996-02-27 |
Family
ID=16177081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6185798A Pending JPH0855040A (ja) | 1994-08-08 | 1994-08-08 | システム運転方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0855040A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100836297B1 (ko) * | 2006-12-12 | 2008-06-09 | 현대자동차주식회사 | 듀얼 프로세서를 이용한 차량 고장 감시 시스템 |
| JP2012073748A (ja) * | 2010-09-28 | 2012-04-12 | Denso Corp | 制御装置 |
-
1994
- 1994-08-08 JP JP6185798A patent/JPH0855040A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100836297B1 (ko) * | 2006-12-12 | 2008-06-09 | 현대자동차주식회사 | 듀얼 프로세서를 이용한 차량 고장 감시 시스템 |
| JP2012073748A (ja) * | 2010-09-28 | 2012-04-12 | Denso Corp | 制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5764882A (en) | Multiprocessor system capable of isolating failure processor based on initial diagnosis result | |
| US7251746B2 (en) | Autonomous fail-over to hot-spare processor using SMI | |
| US7484032B2 (en) | Fault tolerant computer system | |
| US6158015A (en) | Apparatus for swapping, adding or removing a processor in an operating computer system | |
| US5765034A (en) | Fencing system for standard interfaces for storage devices | |
| JP3720919B2 (ja) | コンピュータ・システムのシャットダウンを効率的に管理する方法及び装置 | |
| CA1212478A (en) | Data processor with interrupt facility | |
| JPH0855040A (ja) | システム運転方法 | |
| US20230134320A1 (en) | Information processing device, vehicle, and information processing method | |
| JPH0462641A (ja) | マルチプロセッサシステム | |
| JPS6139138A (ja) | 多重化システム | |
| JPH06161974A (ja) | マルチｃｐｕボードの診断方法 | |
| JP2704137B2 (ja) | 現用・予備切り換え方式 | |
| JPH0833835B2 (ja) | エラー回復制御装置 | |
| JPS60195649A (ja) | マイクロプログラム制御型デ−タ処理装置におけるエラ−報告方式 | |
| JPH01310422A (ja) | マイクロコンピュータのリセット回路 | |
| JPS61273653A (ja) | 電子計算機 | |
| JPH0962534A (ja) | 電子計算機の自己診断方法 | |
| JPS6343771B2 (ja) | ||
| JPS62209627A (ja) | デ−タ処理装置 | |
| JPS6116338A (ja) | 仮想計算機システムにおける割込み処理方式 | |
| JPS62212865A (ja) | マルチプロセツサ制御方式 | |
| JP2020071492A (ja) | 情報処理システム | |
| JPH06131218A (ja) | Ｃｐｕ制御方式 | |
| JPH09305423A (ja) | 演算処理装置 |